JPH02283171A - 垂直同期分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は垂直同期分離回路に関する。

〔発明の概要］ 、この発明は、垂直同期パルスの同期分離回路において
、複合同期パルスの所定の時点におけるレベルに基づい
て垂直同期パルスを分離することにより、その分離動作
が、水平周波数、垂直同期パルスのパルス幅あるいは等
価パルスの有無などにかかわらず安定に行われるように
したものである。

〔従来の技術〕

第４図は、複合同期パルスから垂直同期パルスを分離す
る回路の一例を示す。

すなわち、積分回路（１）において、第５図Ａに示す複
合同期パルスＰｃ　　（Ｐｈは水平同期パルス。

Ｐｖは垂直同期パルス、Ｐｅは等化パルス、　　ＬＨは
ｌ水平期間を示す）が積分されて同図Ｂに示すようにパ
ルスＰｖごとにレベルの低下する積分信号Ｓｉが取り出
され、この信号Ｓｔが比較回路（２）において、基準電
圧Ｖｒと電圧比較されて同図Ｃに示すようにパルスＰｖ
ごとに“１．　ＴＩレベルとなるパルス、すなわち、垂
直同期パルスＰｕが取り出される。

〔発明が解決しようとする課題〕

ところが、上述の垂直同期分離回路においては、例えば
第６図Ｂに示すように基準電圧Ｖｒのレベルがずれてい
ると、分離された垂直同期パルスＰｕには、同図Ｃに示
すようにチャタリングを生じることがあり、これではジ
ッタを生じたり、インターレースが不安定になったりし
てしまう。

また、ＮＴＳＣ方式においては、 水平周波数＝　４．５ＭＨｚ／２８６ −１５．７３４に七 垂直同期パルスＰｖのパルス幅（存在期間）＝３水平期
間 等化パルスＰｅのパルス幅 一３水千期間 であるが、ビデオ信号を出力する機器、例えばパーソナ
ルコンピュータにおいては、その同期関係のフォーマッ
トは、メーカや機種によってまちまちである。例えば、
第７図Ａに示すように、水平周波数がＮＴＳＣ方式より
も高く、しかも、垂直同期パルスＰｖのパルス幅がＮＴ
ＳＣ方式よりも短いものがある。

そして、いわゆるマルチスキャンのＣＲＴデイスプレィ
、すなわち水平周波数が異なっていてもその水平周波数
に追従して画像を表示できるようにしたＣＲＴデイスプ
レィがあるが、このマルチスキャンのＣＲＴデイスプレ
ィにおいては、第７図Ａのような複合同期パルスＰｃの
ときでも、これにしたがって画像を表示しなければなら
ない。

しかし、第４図の同期分離回路の場合には、第７図Ａの
複合同期パルスＰｃのとき、同図Ｂ、　Ｃのような状態
となり、垂直同期パルスＰｕを得ることができない。

もちろん、この場合、基準電圧Ｖｒを高くずれば、第７
図ＡのパルスＰｃでもパルスＰｕを分離できるが、そう
すると第６図のようなチャタリングを生じやすくなって
しまう。

この発明は、以上のような問題点を一掃しようとするも
のである。

〔課題を解決するための手段〕

このため、この発明においては、複合同期パルスＰｃに
対して、その１水平期間の長さを求め、その例えば１／
４Ｈ及び３／４Ｈの時点におけるパルスＰｃのレベルを
判定することにより、垂直同期パルスＰｕを得るように
したものである。

〔作用〕

水平周波数、垂直同期パルスＰｖのパルス幅。

等化パルスＰｅの有無にかかわらず垂直同期パルスＰｕ
が取り出される。

〔実施例〕

第１図において、複合同期パルスＰｃが端子（１１）を
通じてラッチ（Ｄフリップフロップ”）　（１２）のＤ
入力に供給されるとともに、そのＱ出力が端子（１３）
に取り出される。

この場合、この同期分離回路はマルチスキャン用であり
、パルスＰｃのフォーマットは上述のようにまちまちで
あるが、ここでは第２図Ｂに示すように、パルスＰｃは
ＮＴＳＣ方式のものであるとする。また、同図Ａのよう
に、各水平期間における１／４Ｈ及び３／４Ｈの時点を
Ｏ印及びＸ印で示す。

さらに、クロックＣＬＣＫが、端子（２１）を通じて例
えば１２ビツトのカウンタ（２２）にカウント入力とし
て供給されるとともに、パルスＰｃが立ち下がり検出回
路（４１）に供給されて同図Ｃに示すようにパルスＰｃ
の立ち下がりごとのパルスＰｄが取り出され、このパル
スＰｄが、スイッチ回路（４２）及びインバータ（４３
）を通じてカウンタ（２２）のクリア入力ＣＬに供給さ
れる。

この場合、クロックＣＬＣＫは、パルスＰｃの水平周波
数よりも十分に高い周波数、この例においてはパルスＰ
ｃにおける水平周波数は１５ｋＨｚ程度から１．２８　
ｋ　Ｈｚまでを対象としているので、１６旧［２とされ
ている。また、スイッチ回路（４２）は、その動作の詳
細については後述するが、等化パルスＰｅのときのパル
スＰｄを無視するためのものであり、基本的には常オン
である。

したがって、カウンタ（２２）は、パルスＰｄにより１
水平期間ごとにクリアされるとともに、クロックＣＬ（
Ｊをカウントするので、そのカウント値Ｎは、第２図り
に示すように、１水平期間ごとのパルスＰｄのとき「０
」になり、以後、次第に大きくなる。また、パルスＰｄ
によりクリアされるときには、カウント値Ｎは、パルス
Ｐｃの１水平期間の長さを示していることになる。

そして、この力うント値Ｎがラッチ（２３）のＤ入力に
供給されるとともに、パルスＰｄが、スイッチ回路（４
４）を通じてラッチ（２３）にクロックとして供給され
る。なお、スイッチ回路（４４）は、スイッチ回路（４
２）と同様である。

したがって、ラッチ（２３）は、パルスＰｄにより１水
平期間ごとにカウンタ（２２）のカウント値Ｎをラッチ
することになるとともに、カウンタ（２２）がパルスＰ
ｄによりクリアされるとき、このクリアはラッチ（２３
）のランチよりもパルスＰｄのパルス幅の期間だけ遅れ
るので、ラッチ（２３）には、その直前の１水平期間の
カウント値Ｎがラッチされる。

すなわち、１水平期間ごとにパルスＰｄが得られたとき
、カウント値Ｎは、現在（最新）の１水平期間の長さを
示し、ラッチ（２３）の値しは、その１水平期間前にお
ける１水平期間の長さを示していることになる。

そして、この値りが、除算回路（２４）〜（２６）に供
給されてそれぞれ例えば１／４．３／４．６／４の大き
さに除算され、その商が比較回路（３１）〜（３３）の
Ａ入力にそれぞれ供給されるとともに、カウント値Ｎが
比較回路（３１）〜（３３）のＢ入力に供給される。

したがって、比較回路（３１）の出力端（Ａ＝Ｂ）から
は、第２図已に示すように、Ｎ＝１／４Ｌとなったとき
、すなわち、１／４Ｈの時点（○印の時点）のとき、パ
ルスＰ１が得られ、比較回路（３２）の出力端（Ａ＝Ｂ
）からは、同１１Ｆに示すように、Ｎ−３／４Ｈとなっ
たとき、すなわち３７４Ｈの時点（×印の時点）のとき
、パルスＰ２が得られる。

そして、これらパルスＰ、、Ｐ２がオア回路（３４）を
通じてラッチ（１２）にクロックとして供給されるので
、ラッチ（１２）のＱ出力は、同図Ｇに示すように、垂
直同期パルスＰνのときには“Ｌ°゛レベルとなり、他
のときには°“Ｈ“レベルとなり、これは垂直同期パル
スＰｕにほかならない。したがって、端子（１３）には
、パルスＰｃから分離された垂直同期パルスＰｕが取り
出される。

そして、この場合、スイッチ回路（４２）、　（４４）
が次のように制御される。

すなわち、比較回路（３２）、　（３３）の各出力端（
Ａ＜Ｂ）からＮ＜３／４Ｌ、Ｎ＜６／４Ｌのとき、それ
”　Ｈ”レベルとなる比較出力Ｑ２．Ｑ、が取り出され
、これら出力Ｑ、、Ｑ：ｌがロジック回路（５１）に供
給され、ロジック回路（５１）からは、３／４　Ｌ　＜
　Ｎ　＜６／４　Ｌのとき　α−“Ｈ′”レベル上記以
外のとき　　　　　α＝“′Ｌ“レベルとなる信号αが
取り出される。そして、この信号αが、スイッチ回路（
４２）にその制御信号として供給されるとともに、オア
回路（５２）を通じてスイッチ回路（４４）にその制御
信号として供給され、スイッチ回路（４２）、　（４４
）はα＝“Ｈ”のときオンとされる。

したがって、第３図に示すように、１／２Ｈの時点、す
なわち、等化パルスＰｅ０時点では、α−“Ｌ”なので
、スイッチ回路（４２）、　（４４）はオフであり、等
化パルスＰｅから検出されたパルスＰｄは無視され、上
述のようにカウンタ（２２）及びラッチ（２３）は１水
平期間ごとのパルスＰｄによりクリア及びラッチが行わ
れる。

さらに、比較回路（３３）の出力端（Ａ＝Ｂ）からＮ＝
６／４Ｌのとき“ＨＩＩレベルとなるパルスＰ３が取り
出され、このパルスＰ３とパルスＰ２とがロジック回路
（５１）に供給され、ロジック回路（５１）からは、 （Ｎ≦３／４Ｌまたは６／４Ｌ≦Ｎ）が、例えば６４回
連続したとき　β＝“°Ｈ°゛レベル上記以外のとき　
　β＝゛Ｌ“レベル となる信号βが取り出され、この信号βがオア回路（５
２）を通じてスイッチ回路（４４）にその制御信号とし
て供給され、スイッチ回路（４４）はβ−“°Ｈ°゛の
ときオンとされる。

したがって、水平周期日が大幅に（それまでの３７４以
下あるいは６７４以上に）変化し、かつ、その状態が６
４水平期間以上続いたときには、ラッチ（２３）にその
変化後の水平周期Ｈがラッチされ、以後、上述のように
して垂直同期パルスＰｕが取り出される。

〔発明の効果〕

こうして、この発明によれば、水平周波数にかかわらず
、その１水平期間の１／４Ｈ及び３／４Ｈの時点を検出
し、この時点における複合同期パルスＰｃのレベルを取
り出すことにより、垂直同期パルスＰｕを得ているので
、例えば１５ｋＨｚ　〜１２８ｋＨｚのような広範囲な
水平周波数に対して垂直同期パルスＰｕを得ることがで
きる。

また、複合同期パルスＰｃにおいて、垂直同期パルスＰ
νのパルス幅がたとえ１／２　Ｈであっても第２図から
も明らかなように、Ｐｕ　＝“Ｌ　１１となるので、垂
直同期パルスＰｕを取り出すことができる。

さらに、垂直同期パルスＰｕの分離に、等化パルスＰｅ
の有無が関係しないので、チャタリングを発生すること
がなく、したがって、ジッタを生じたり、インターレー
スが不安定になることがない。

また、分離された垂直同期パルスＰｕは、必ず１／４Ｈ
または３／４Ｈの時点（パルスＰ＋またはＰ２）に同期
するので、インターレースのとき、ラスタは必ず５０％
のインターレースとなる。

さらに、除算回路（２４）は、値りを示す並列データを
２ビツトだけ右シフトして比較回路（３１）に供給すれ
ばよく、実際には、ハードウェアとして設ける必要がな
い。さらに、除算回路（２５）は、値りの並列データを
、２ビツト右シフトしたデータと、１ビツト右シフトし
たデータとを加算するだけでよく、除算回路（２６）も
値りの並列データに、これを１ビツト右シフトしたデー
タを加算するだけでよいので、ローコストである。

【図面の簡単な説明】

第１図はこの発明の一例の系統図、第２図〜第７図はそ
の説明のための図である。 （１２）、　　（２３）はラッチ、（２２）はカウンタ
、（２４）〜（２６）は除算回路、（３１）〜（３３）
は比較回路、（５１）はロジック回路である。

Claims (1)

1. 【特許請求の範囲】 複合同期パルスが供給される第１のラッチと、上記複合
   同期パルスの１水平期間の長さを計測するカウンタと、 このカウンタのカウント値を、上記複合同期パルスにお
   ける水平周期でラッチする第２のラッチと、 上記カウンタのカウント出力と上記第２のラッチの値と
   から、上記複合同期パルスにおける水平同期パルスと等
   化パルスとの間の時点に第１のパルスを形成する回路と
   、 上記カウンタのカウント出力と上記第２のラッチの値と
   から、上記等化パルスと上記水平同期パルスとの間の時
   点に第２のパルスを形成する回路とを有し、 上記第１及び第２のパルスを上記第１のラッチにそのク
   ロックとして供給してこの第１のラッチから垂直同期パ
   ルスを取り出す ようにした垂直同期分離回路。