JPH02284523A - デコーダ回路 - Google Patents
デコーダ回路Info
- Publication number
- JPH02284523A JPH02284523A JP1104438A JP10443889A JPH02284523A JP H02284523 A JPH02284523 A JP H02284523A JP 1104438 A JP1104438 A JP 1104438A JP 10443889 A JP10443889 A JP 10443889A JP H02284523 A JPH02284523 A JP H02284523A
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- JP
- Japan
- Prior art keywords
- decoder
- circuit
- decoders
- stage
- logic
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- Pending
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- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路技術さらには半導体メモにおけ
るアドレスデコーダ回路に適用して特に有効な技術に関
し、例えば周辺回路がバイポーラ・ＣＭＯＳ複合型論理
回路で構成されているいわゆるＢｉ−ＣＭＯＳ型Ｏ８Ｍ
（ランダム・アクセス・メモリ）に利用して有効な技
術に関する。
るアドレスデコーダ回路に適用して特に有効な技術に関
し、例えば周辺回路がバイポーラ・ＣＭＯＳ複合型論理
回路で構成されているいわゆるＢｉ−ＣＭＯＳ型Ｏ８Ｍ
（ランダム・アクセス・メモリ）に利用して有効な技
術に関する。
［従来の技術］
半導体メモリは大容量化の傾向が続いており、大容量化
に伴ってメモリアレイ内のワード線やデータ線の数や配
線長が増大する。その結果アドレス信号に基づいてワー
ド線やデータ線を選択するデコーダの規模が増大する。
に伴ってメモリアレイ内のワード線やデータ線の数や配
線長が増大する。その結果アドレス信号に基づいてワー
ド線やデータ線を選択するデコーダの規模が増大する。
従来、Ｂｉ−０ＭＯ８ＲＡＭにおけるアドレスデコーダ
としては、マルチエミッタトランジスタを出力段に有す
るアドレスバッファの出力のワイヤードオア論理をとる
プリデコーダの次段に０ＭＯ８ＮＡＮＤ回路を接続した
ものや、第６図に示すようにＢｉ−０ＭＯ８ＮＯＲ回路
からなるプリデコーダＰＤＣの次段に複数個のＢｉ−０
ＭＯ８ＮＡＮＤ回路ＤＥＣ１−ＤＥＣｘを接続したもの
が提案されている。
としては、マルチエミッタトランジスタを出力段に有す
るアドレスバッファの出力のワイヤードオア論理をとる
プリデコーダの次段に０ＭＯ８ＮＡＮＤ回路を接続した
ものや、第６図に示すようにＢｉ−０ＭＯ８ＮＯＲ回路
からなるプリデコーダＰＤＣの次段に複数個のＢｉ−０
ＭＯ８ＮＡＮＤ回路ＤＥＣ１−ＤＥＣｘを接続したもの
が提案されている。
［発明が解決しようとする課題］
上記デコーダのうち、ＮＯＲ回路からなるプリデコーダ
の次段にＮＡＮＤ回路を接続した第６図のようなデコー
ダを用いた半導体メモリでは、記憶容量の増大に伴って
プリデコーダのファンアウト数が多くなり負荷インピー
ダンスが増加する。
の次段にＮＡＮＤ回路を接続した第６図のようなデコー
ダを用いた半導体メモリでは、記憶容量の増大に伴って
プリデコーダのファンアウト数が多くなり負荷インピー
ダンスが増加する。
そのため、デコーダの遅延時間が増加し、アドレスアク
セス時間が長くなってしまう。
セス時間が長くなってしまう。
ところで、従来バイポーラ・ＣＭＯＳ複合型論理回路に
おいて、負荷インピーダンスが大きい場合の遅延時間を
短縮する方法として、ＣＭＯＳの各ゲート幅およびバイ
ポーラトランジスタのエミッタ面積を大きくシ駆動力を
高める手法が用いられていた。しかし、上記論理回路の
遅延時間ｔｐｄはデコーダの負荷抵抗Ｒと負荷容量Ｃの
積の２π倍よりも小さくはならない（ｔ ｐｄ≧２πＣ
Ｒ）ため、負荷インピーダンスが大きい場合は上記論理
回路の駆動力を上げても遅延時間は短縮されないという
問題があることがわかった。
おいて、負荷インピーダンスが大きい場合の遅延時間を
短縮する方法として、ＣＭＯＳの各ゲート幅およびバイ
ポーラトランジスタのエミッタ面積を大きくシ駆動力を
高める手法が用いられていた。しかし、上記論理回路の
遅延時間ｔｐｄはデコーダの負荷抵抗Ｒと負荷容量Ｃの
積の２π倍よりも小さくはならない（ｔ ｐｄ≧２πＣ
Ｒ）ため、負荷インピーダンスが大きい場合は上記論理
回路の駆動力を上げても遅延時間は短縮されないという
問題があることがわかった。
本発明の目的は、Ｂｉ−ＣＭＯＳ複合論理回路からなる
デコーダを用いた半導体メモリにおいて、デコーダにお
ける遅延時間を短縮し、もってアドレスアクセス速度を
速くできるような半導体集積回路技術を提供することに
ある。
デコーダを用いた半導体メモリにおいて、デコーダにお
ける遅延時間を短縮し、もってアドレスアクセス速度を
速くできるような半導体集積回路技術を提供することに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、論理を構成する相補型ＭＯＳＦＥＴとその駆
動力を高めるバイポーラトランジスタ出力段とからなる
バイポーラ・ＣＭＯＳ複合型論理回路より構成されたデ
コーダ回路において、全く同一の入力信号が共通に入力
されるプリデコーダ回路を少なくとも２個以上設け、各
プリデコーダの次段には各々複数個（ｍ個）の論理回路
（ＮＡＮＤ回路）を接続し、各々別個のプリデコーダで
次段の回路を分割即動させるようにする。
動力を高めるバイポーラトランジスタ出力段とからなる
バイポーラ・ＣＭＯＳ複合型論理回路より構成されたデ
コーダ回路において、全く同一の入力信号が共通に入力
されるプリデコーダ回路を少なくとも２個以上設け、各
プリデコーダの次段には各々複数個（ｍ個）の論理回路
（ＮＡＮＤ回路）を接続し、各々別個のプリデコーダで
次段の回路を分割即動させるようにする。
また、一つのプリデコーダに接続される次段の回路の数
は、チップサイズとデコーダ回路に要求される遅延時間
ｔｐｄとプリデコーダから次段の論理回路までの配線の
長さおよび次段の論理回路の入力容量とに基づいて決定
するようにするものである。
は、チップサイズとデコーダ回路に要求される遅延時間
ｔｐｄとプリデコーダから次段の論理回路までの配線の
長さおよび次段の論理回路の入力容量とに基づいて決定
するようにするものである。
［作用コ
バイポーラ・ＣＭＯＳ複合論理回路（デコーダ）１段に
おいて、ファンアウト数がＸ個であるとすると、従来技
術では、デコーダの時定数τ１は、τ１＝ＲＬ・（Ｃ工
＋ΣＣ２） ≠ＲＬ−Ｘ−０２（°、”ＣＸ＜ΣＣ２）となる。ただ
し、ＲＬは配線抵抗、Ｃ１は配線容量、Ｃ２は次段の論
理回路の入力容量である。これに対し、本発明では、同
一信号が入力される同一構成のプリデコーダをｎ個とし
ているので、各プリデコーダのファンアウト数はＸ／ｎ
となる。
おいて、ファンアウト数がＸ個であるとすると、従来技
術では、デコーダの時定数τ１は、τ１＝ＲＬ・（Ｃ工
＋ΣＣ２） ≠ＲＬ−Ｘ−０２（°、”ＣＸ＜ΣＣ２）となる。ただ
し、ＲＬは配線抵抗、Ｃ１は配線容量、Ｃ２は次段の論
理回路の入力容量である。これに対し、本発明では、同
一信号が入力される同一構成のプリデコーダをｎ個とし
ているので、各プリデコーダのファンアウト数はＸ／ｎ
となる。
すなわち、各プリデコーダの時定数τ２は、τ２＝ＲＬ
・（Ｃ□＋ΣＣ２） ”＝ ＲＬ ・Ｘ／ｎ−Ｃ２Ｃ’−°Ｃ１＜ΣＣ２）と
なり、時定数を１ ／ ｎとすることが可能となる。
・（Ｃ□＋ΣＣ２） ”＝ ＲＬ ・Ｘ／ｎ−Ｃ２Ｃ’−°Ｃ１＜ΣＣ２）と
なり、時定数を１ ／ ｎとすることが可能となる。
［実施例］
第１図には本発明に係るデコーダ回路の一実施例が示さ
れている。
れている。
第１図において、ＰＤＣ１〜ＰＤＣｎは同一サイズの素
子によって同一の構成を有するようにされたプリデコー
ダで、各プリデコーダＰＤＣ□〜ＰＤＣｎにはアドレス
バッファから共通のアドレス信号（例えばａ１＋ ８２
）が入力されるようにされている。そして、各プリデコ
ーダＰＤＣ１〜ＰＤＣｎの次段には、ｍ個（ｍ＝Ｘ／ｎ
）の同一構成のデコーダＤＥＣ１□−ＤＥＣ１ｍ、−Ｄ
ＥＣｎ１〜ＤＥＣｎｍがそれぞれ接続されている。各デ
コーダＤＥＣ□□〜ＤＥＣｎｍの出力信号は図示しない
ワードドライバやカラムスイッチに供給される。
子によって同一の構成を有するようにされたプリデコー
ダで、各プリデコーダＰＤＣ□〜ＰＤＣｎにはアドレス
バッファから共通のアドレス信号（例えばａ１＋ ８２
）が入力されるようにされている。そして、各プリデコ
ーダＰＤＣ１〜ＰＤＣｎの次段には、ｍ個（ｍ＝Ｘ／ｎ
）の同一構成のデコーダＤＥＣ１□−ＤＥＣ１ｍ、−Ｄ
ＥＣｎ１〜ＤＥＣｎｍがそれぞれ接続されている。各デ
コーダＤＥＣ□□〜ＤＥＣｎｍの出力信号は図示しない
ワードドライバやカラムスイッチに供給される。
このように、第６図に示すデコーダ回路におけるプリデ
コーダＰＤＣをｎ個設け、次段のＸ個のデコーダＤＥＣ
工〜ＤＥＣｘをｍ個ずつｎ個のグループに分け、一つの
プリデコーダに接続されるデコーダの数すなわちファン
アウト数を第５図の回路の１ ／ ｎに減らしたものが
第１図の実施例のデコーダ回路である。
コーダＰＤＣをｎ個設け、次段のＸ個のデコーダＤＥＣ
工〜ＤＥＣｘをｍ個ずつｎ個のグループに分け、一つの
プリデコーダに接続されるデコーダの数すなわちファン
アウト数を第５図の回路の１ ／ ｎに減らしたものが
第１図の実施例のデコーダ回路である。
これによって、次段のデコーダの入力容量が１／ｎにな
るとともに、プリデコーダと次段のデコーダとを接続す
る配線の長さが短くなり、配線抵抗および配線容量も小
さくなってデコーダの遅延時間が短縮される。
るとともに、プリデコーダと次段のデコーダとを接続す
る配線の長さが短くなり、配線抵抗および配線容量も小
さくなってデコーダの遅延時間が短縮される。
なお、一つのプリデコーダに接続される次段のデコーダ
の数が少なければ少ないほどデコーダの遅延時間が短く
なるが、それにはプリデコーダの数を多くしなければな
らないのでプリデコーダの占有面積が増大するとともに
、前段のアドレスバッファの負荷が大きくなる。従って
、一つのプリデコーダに接続される次段のデコーダの数
すなわちプリデコーダの数は、チップサイズおよび回路
全体のアクセス速度とデコーダに要求される遅延時間、
次段のデコーダまでの配線長、次段のデコーダの入力容
量（デコーダの数およびＭＯＳサイズによって変わる）
等に基づいて適宜決定してやればよい。
の数が少なければ少ないほどデコーダの遅延時間が短く
なるが、それにはプリデコーダの数を多くしなければな
らないのでプリデコーダの占有面積が増大するとともに
、前段のアドレスバッファの負荷が大きくなる。従って
、一つのプリデコーダに接続される次段のデコーダの数
すなわちプリデコーダの数は、チップサイズおよび回路
全体のアクセス速度とデコーダに要求される遅延時間、
次段のデコーダまでの配線長、次段のデコーダの入力容
量（デコーダの数およびＭＯＳサイズによって変わる）
等に基づいて適宜決定してやればよい。
上記プリデコーダＰＤＣ１〜ＰＤＣｎは例えば第２図に
示すようなりｉ−ＣＭＯＳＮＯＲ回路からなり、次段の
デコーダＤＥＣ１□〜ＤＥＣｎｍは、第３図に示すよう
な、Ｂｉ−ＣＭＯＳＮＡＮＤ回路からなる。すなわち、
各デコーダはＣＭＯＳ論理段ＬＧＣと２個バイポーラ１
−ランジスタが直列接続されてなるプッシュプル型の出
力段ＰＰｏとから構成される。ただし、回路形式は同図
に示されるものに限定されるものでない。特に、ＣＭＯ
Ｓ論理段ＬＧＣについては種々の変形例が考えられる。
示すようなりｉ−ＣＭＯＳＮＯＲ回路からなり、次段の
デコーダＤＥＣ１□〜ＤＥＣｎｍは、第３図に示すよう
な、Ｂｉ−ＣＭＯＳＮＡＮＤ回路からなる。すなわち、
各デコーダはＣＭＯＳ論理段ＬＧＣと２個バイポーラ１
−ランジスタが直列接続されてなるプッシュプル型の出
力段ＰＰｏとから構成される。ただし、回路形式は同図
に示されるものに限定されるものでない。特に、ＣＭＯ
Ｓ論理段ＬＧＣについては種々の変形例が考えられる。
また、上記実施例ではｎ個に拡張されたプリデコーダＰ
ＤＣ１〜ＰＤＣｎに、それぞれｎ個のグループに分割さ
れた次段のデコーダＤＥＣを別々に接続したが、第５図
に示すように、次段のデコーダＤＥＣ，、−ＤＥＣｎｍ
をプリデコーダＰＤＣ〜ＰＤＣｎに共通に接続してもよ
い。このようにすれば回路内の接続配線の一部が断線し
ていても回路が動作するので、歩留りが向上するという
メリットがある。
ＤＣ１〜ＰＤＣｎに、それぞれｎ個のグループに分割さ
れた次段のデコーダＤＥＣを別々に接続したが、第５図
に示すように、次段のデコーダＤＥＣ，、−ＤＥＣｎｍ
をプリデコーダＰＤＣ〜ＰＤＣｎに共通に接続してもよ
い。このようにすれば回路内の接続配線の一部が断線し
ていても回路が動作するので、歩留りが向上するという
メリットがある。
以上説明したように上記実施例は、論理を構成する相補
型ＭＯＳＦＥＴとその駆動力を高めるバイポーラトラン
ジスタ出力段とからなるバイポーラ・ＣＭＯＳ複合型論
理回路より構成されたデコーダ回路において、全く同一
の入力信号が共通に入力されるプリデコーダ回路を少な
くとも２個以上設け、各プリデコーダの次段には各々複
数個（ｍ個）の論理回路（ＮＡＮＤ回路）を接続し、各
々別個のプリデコーダで次段の回路を分割屏動させるよ
うにしたので、次段のデコーダの入力容量が１ ／ ｎ
になるとともに、プリデコーダと次段のデコーダとを接
続する配線の長さが短くなり、配線抵抗および配線容量
も小さくなってデコーダの遅延時間が短縮され、半導体
メモリのアドレスデコーダとして使用した場合にアドレ
スアクセス速度が速くなるという効果がある。
型ＭＯＳＦＥＴとその駆動力を高めるバイポーラトラン
ジスタ出力段とからなるバイポーラ・ＣＭＯＳ複合型論
理回路より構成されたデコーダ回路において、全く同一
の入力信号が共通に入力されるプリデコーダ回路を少な
くとも２個以上設け、各プリデコーダの次段には各々複
数個（ｍ個）の論理回路（ＮＡＮＤ回路）を接続し、各
々別個のプリデコーダで次段の回路を分割屏動させるよ
うにしたので、次段のデコーダの入力容量が１ ／ ｎ
になるとともに、プリデコーダと次段のデコーダとを接
続する配線の長さが短くなり、配線抵抗および配線容量
も小さくなってデコーダの遅延時間が短縮され、半導体
メモリのアドレスデコーダとして使用した場合にアドレ
スアクセス速度が速くなるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しな一 い範囲で種々変更可能であることはいうまでもない。例
えば上記実施例ではデコーダ回路がＮＯＲ回路とＮＡＮ
Ｄ回路の２段構成であるものについて説明したが、デコ
ーダ回路が３段構成である場合においても、１段目と２
段目および２段目と３段目の論理回路とその間の接続方
法にそれぞれ本発明を適用してデコーダの高速化を図る
ことができる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しな一 い範囲で種々変更可能であることはいうまでもない。例
えば上記実施例ではデコーダ回路がＮＯＲ回路とＮＡＮ
Ｄ回路の２段構成であるものについて説明したが、デコ
ーダ回路が３段構成である場合においても、１段目と２
段目および２段目と３段目の論理回路とその間の接続方
法にそれぞれ本発明を適用してデコーダの高速化を図る
ことができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢ１ＣＭＯＳメモリ
のアドレスデコーダに適用したものについて説明したが
、ＣＭＯＳメモリやバイポーラメモリその他の半導体メ
モリのアドレスデコーダさらにはメモリ以外の半導体集
積回路におけるデコーダに利用することができる。
をその背景となった利用分野であるＢ１ＣＭＯＳメモリ
のアドレスデコーダに適用したものについて説明したが
、ＣＭＯＳメモリやバイポーラメモリその他の半導体メ
モリのアドレスデコーダさらにはメモリ以外の半導体集
積回路におけるデコーダに利用することができる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、Ｂｉ−ＣＭＯＳ複合論理回路からなるデコー
ダを用いた半導体メモリにおいて、デコーダにおける遅
延時間を短縮し、もってアドレスアクセス速度を速くす
ることができる。
ダを用いた半導体メモリにおいて、デコーダにおける遅
延時間を短縮し、もってアドレスアクセス速度を速くす
ることができる。
第１図は本発明をＢ１−ＣＭＯＳメモリのアドレスデコ
ーダに適用した場合の一実施例を示す論理回路図、 第２図はその実施例の回路のプリデコーダの構成例を示
す回路図、 第３図は同じく次段のデコーダの構成例を示す回路図、 第４図は本発明に係るアドレスデコーダの他の実施例を
示す論理回路図、 第５図は従来のアドレスデコーダの構成例を示す論理回
路図である。 ＰＤＣ，−ＰＤＣｎ−プリデコーダ、ＤＥＣ１□〜ＤＥ
Ｃｎｍ・・・・次段のデコーダ、ＬＧＣ・・・・ＣＭＯ
５論理段、ＰＰＯ・・・・バイポーラ１−ランジスタ出
力段。 第 図
ーダに適用した場合の一実施例を示す論理回路図、 第２図はその実施例の回路のプリデコーダの構成例を示
す回路図、 第３図は同じく次段のデコーダの構成例を示す回路図、 第４図は本発明に係るアドレスデコーダの他の実施例を
示す論理回路図、 第５図は従来のアドレスデコーダの構成例を示す論理回
路図である。 ＰＤＣ，−ＰＤＣｎ−プリデコーダ、ＤＥＣ１□〜ＤＥ
Ｃｎｍ・・・・次段のデコーダ、ＬＧＣ・・・・ＣＭＯ
５論理段、ＰＰＯ・・・・バイポーラ１−ランジスタ出
力段。 第 図
Claims (1)
- 【特許請求の範囲】 １、２段以上の論理回路からなるデコーダ回路において
、前段の論理回路を複数個に拡張して設け、これらの論
理回路には共通の入力信号を供給するようにしたことを
特徴とするデコーダ回路。 ２、後段の論理回路を複数のグループに分け、各グルー
プの論理回路をそれぞれ異なる前段の論理回路に接続し
、後段の論理回路を各々別個の論理回路で分割駆動させ
るようにしたことを特徴とする請求項１記載のデコーダ
回路。 ３、上記論理回路は、相補型ＭＯＳＦＥＴからなる論理
段と、該論理段の駆動力を高めるバイポーラトランジス
タ出力段とにより構成されたバイポーラ・ＣＭＯＳ複合
論理回路であることを特徴とする請求項１もしくは２記
載のデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104438A JPH02284523A (ja) | 1989-04-26 | 1989-04-26 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104438A JPH02284523A (ja) | 1989-04-26 | 1989-04-26 | デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284523A true JPH02284523A (ja) | 1990-11-21 |
Family
ID=14380669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104438A Pending JPH02284523A (ja) | 1989-04-26 | 1989-04-26 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02284523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668491A (en) * | 1995-06-06 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
-
1989
- 1989-04-26 JP JP1104438A patent/JPH02284523A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668491A (en) * | 1995-06-06 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
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