JPH02285677A

JPH02285677A - ゲートターンオフサイリスタ

Info

Publication number: JPH02285677A
Application number: JP2078596A
Authority: JP
Inventors: Klaus-Guenter Oppermann; クラウスギユンター、オペルマン; Herbert Schwartzbauer; ヘルベルト、シユワルツバウエル; Reinhard Stengl; ラインハルト、シユテングル
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1989-03-29
Filing date: 1990-03-27
Publication date: 1990-11-22
Also published as: EP0389862A2; EP0389862A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕この発明はゲートターンオフサイリスタに関するもので
ある。

［従来の技術］それぞれ第１の導電形のエミッタ、第２の導電形のベー
ス、第１の導電形のベースおよび第２の導電形のエミッ
タを形成する異なる導電形の４つの重なり合う半導体層
を有する半導体基体を備え、第１の導電形のエミッタが
、第２の導電形のベースのなかに、半導体基体の第１の
主面まで延びておりまた第１の主面内で個々に対応付け
られている抵抗要素を介して第１の主端子と接続されて
いる第１の電極により接触されるように、埋め込まれて
いる複数個のエミッタ領域に分割されており、第２の導
電形のエミッタが第２の主面内で、第２の主端子と接続
されている第２の電極により接触され、また第１の主面
内に各エミッタ領域とならんで各エミッタ領域に対応付
けられている第３の電極が設けられており、第３の電極
を介してそれぞれ１つのターンオフ電流回路が第２の導
電形のベースから第１の主端子へ延びており、ターンオ
フ電流回路が、サイリスタのターンオフの際にこのター
ンオフ電流回路を有効状態に切換える１つのスイッチン
グ要素を含んでいるゲートターンオフサイリスタは提案
されている。ドイツ連邦共和国特許公開第２８２５７９
４号明細書から公知のこの形式のサイリスタでは、すべ
てのターンオフ電流回路の有効状態への切換のためにす
べてに共通の単一の短絡サイリスタが設けられている。

この場合、たとえば短絡サイリスタの２■の順方向電圧
降下にもかかわらずサイリスタのターンオフを可能にす
るため、第１の電極に個々に対応付けられている抵抗要
素が必要である９すなわち、ターンオフ電流回路に与え
られている電圧が、サイリスタの導通状態で存在する、
１つのエミッタ領域とそれりこ隣接するベースとの間の
ｐｎ接合の約０．６ないし０．８　Ｖの順方向電圧降下
からのみ成っているならば、それは短絡サイリスタを導
通状態で駆動するために十分でないであろう。従って、
ターンオフ電流回路に与えられている電圧が、サイリス
タ負荷電流により１つの抵抗要素に生ずる電圧降下の大
きさだけ高められる。

ドイツ連邦共和国特許公開第２６２５９１７号明細書か
ら、電界効果トランジスタによりそれぞれ別々に有効状
態に切換えられる複数個の並列なターンオフ電流回路を
有するゲートターンオフサイリスタは公知であるが、こ
のサイリスタではたとえば１つの電流フィラメントの形
成によりこれらの電流回路の１つがもはやターンオフ可
能であり得ず、その際に熱的過負荷の危険を生ずるよう
なターンオフ電流の過上昇が止し得る。

〔発明が解決しようとする課題〕

本発明の課題は、冒頭に記載した種類のゲートターンオ
フサイリスタであって、前記のサイリスタの場合よりも
本質的に低い順方向電圧降下のスイッチング要素を有す
る個々のターンオフ電流回路の別々の有効状態への切換
にもかかわらずターンオフの際の熱的損傷が確実に回避
されるゲートターンオフサイリスタを提供することであ
る。

〔課題を解決するための手段〕

この課題を解決するため、本発明のターンオフサイリス
タにおいては、各ターンオフ電流回路がそれに個々に対
応イ」けられている電界効果トランジスタをスイッチン
グ要素として含んでおり、またすべてのターンオフ電流
回路の電界効果トランジスタが、消弧パルスを与えられ
る共通のゲート端子を有するものである。

本発明の好ましい構成は請求項２ないし６にあげられて
いる。

（実施例〕以下、図面により本発明を一層詳細に説明する。

第１図には、ドープされた半導体材料、たとえばシリコ
ンから成る半導体基体１を有するゲートターンオフサイ
リスタが示されている。半導体基体１は交互の導電形の
４つの重なり合う層を有する。これらの層のうち、互い
に接続されていないｎ導電形のエミッタ領域２ないし５
から成る層はｎエミッタと呼ばれ、ｐ導電形の層６はｐ
ベースと呼ばれ、ｎ導電形の層７はｎベースと呼ばれ、
またｐ導電形の層８はＰエミッタと呼ばれる。エミッタ
領域２ないし５はｐベース６のなかに、半導体基体１の
上側の主面１ａまで延びておりまた主面ｌａ内で導電性
材料、たとえばアルミニウムから成る第１の負極側の電
極１０ないし１３により接触されるように埋め込まれて
いる。これらの電極は個々に対応付けられている抵抗要
素Ｒｖを介してサイリスタの第１の主端子にと接続され
ている。ｐエミッタ８は半導体基体の下側の主面ｌｂ内
で導電性材料、たとえばアルミニウムから成っており主
端子Ａと接続されている正極側の電極９により接触され
る。主面ｌａ内にはエミッタ領域２ないし５とならんで
それぞれ導電性材料、たとえばアルミニウムから成る第
３の電極１４ないし１７が配置されており、これらの電
極を介して、電極１４ないし１７により接触されるｐベ
ース６の個所をそれぞれ主端子にと接続するターンオフ
電流回路１８ないし２１が延びている。ターンオフ電流
回路の各々、たとえば２０は１つの短絡抵抗Ｒｋを含ん
でおり、その意義は後でまた説明する。

サイリスタの導通状態で各エミッタ領域、たとえば４に
負荷電流側当分１ｍが割当てられる。サイリスタのター
ンオフの目的で、すべての互いに並列のターンオフ電流
回路、たとえば１８ないし２１が電界効果トランジスタ
、たとえばＴＩないしＴ４を介して同時に有効状態に切
換えられ、このことはすべての電界効果トランジスタの
共通のゲート端子２４へ消弧パルスＵ１を供給して、こ
れらを導通状態に切換えることにより行われる。

その際に、１つのエミッタ領域、たとえば４に割当てら
れる負荷電流側当分■４は２つの構成部分に分かれる。

第１の構成部分は、有効状態に切換えられたターンオフ
電流回路、たとえば２０を介してエミッタ領域の迂回の
もとに主端子Ｋに供給される短絡電流１ｋから成ってお
り、他方において第２の構成部分ＩＡ　　　Ｉアはさら
に当該エミッタ領域およびこれに直列に接続されている
抵抗要素Ｒｖを介して主端子にへ流れる。その際に短絡
抵抗Ｒｋはそれぞれｐベース６のなかの、短絡電流■３
が流れる抵抗２２をなす。個々のターンオフ電流回路、
たとえば１８ないし２１を流れる第１の構成部分Ｉ、は
全体としてサイリスタのターンオフ電流を形成する。

■Ａ／Ｉｋをターンオフ増幅率βとすると、各エミッタ
領域に対してそのエミッタ領域を介して流れる負荷電流
側当分■、がまさになおり−ンオフされ得る１つの構造
的に条件付けられる最大ターンオフ増幅率β１３、を定
め得る。最大ターンオフ可能な負荷電流側当分１　ｍａ
ｘは、抵抗要素Ｒｖを考慮に入れなければ、Ｉ　Ａｍａｙ−βＩＩａ、ｌ　　・Ｉ　ｋ＋＋＋ａｘ−
β、、、−ＵＪ／Ｒｋ　　　　（１）である。その際に
Ｉｋ、、ａＸは最大短絡電流、ＵＪはサイリスタの導通
状態でのエミッタ領域４とｐベース６との間の一定の約
０．６ないし０．８■の大きさの電圧降下、またＲ６は
ｐベースのなかのｌｋが流れる抵抗２２の値である。こ
うしてＩ　ＡＩＩＩＩＸは専ら構造的に条件付けられる
一定の量により記述され得る。

［Ａ１１ａｌｌを超過する負荷電流側当分が考察されて
いるエミッタ領域、たとえば４を通って流れると、この
負荷電流側当分は付属のターンオフ電流回路、たとえば
２０の有効状態への切換によりもはやターンオフされ得
ない。すべてのエミッタ領域への負荷電流の均等な分配
から出発し、その際にエミツタ領域の各々に等しい大き
さの負荷電流側当分ＩＡが割当てられると、弐（１）に
従って構造的な所与性を考慮に入れた、すべてのエミッ
タ領域においてなお確実にターンオフされ得るであろう
１つの最大負荷電流側当分Ｉ　Ａｍａｙが定められ得る
。

しかし、実際には常に、たとえば１つの電流フィラメン
トの形成により、個々のエミッタ領域への負荷電流の正
確にコントロールできない不均等な分配が存在している
ので、個々のまたは複数個のエミッタ領域に割当てられ
る負荷電流分が、そのつどのＩ　Ａ、、ａＸの値を超過
するので、もはやターンオフされ得ないことに容易に通
ずる。しかし、このことは確実にサイリスタの熱的損傷
に通ずる。

本発明によれば、この問題は、エミッタ領域と接触する
電極、たとえば１０ないし１３と主端子にとの間の接続
線に前記の抵抗要素Ｒｖが、ターンオフ電流回路、たと
えば１８ないし２１および特にこれらに含まれている電
界効果Ｉ・ランリスクにそれぞれ並列に接続されている
ように挿入され七）ごとによって解決される。それによ
って各クーンオフ電流回路、たとえば２０に、一定の電
圧降下ＵＪと、電流構成部分ＩＡ−Ｉｋの結果として追
加的に設けられている抵抗要素Ｒｖに降下する、負荷電
流に関係する電圧降下Ｕｖとの和に相当する１つの電圧
が与えられている。サイリスタのターンオフに対しても
ほや式（１）は成り立たない。

なぜならば、一定の電圧降下Ｕ、がＵ、およびＵｖから
成る和電圧により置換され、その際にしかもＵｖが１．
−１１のそのつどの値に比例しているからである。たと
えば同一の大きさの抵抗ＲｋおよびＲｖにおいて非常に
大きい負荷電流側当分ＩＡに対してもターンオフ増幅率
βが確かに１つの上限値２に達し、しかもこれを超過し
ないことが示され得る。すなわちサイリスタ構造をβ、
Ｘに対してたとえば２または３の値が生ずるように選定
すれば、サイリスタのターンオフはすべてのエミッタ領
域の範囲内で非常に大きい負荷電流の際にも確実に保証
されており、従ってサイリスタの熱的損傷が回避されて
いる。

第１図のサイリスタは、示されている構造の鎖線２６と
２７との間に位置する部分に相当しまた互いに同種に構
成されている複数個の個別セルＺを有する。その際に半
導体層６．７および８ならびに電極９は、横方向に全サ
イリスタ断面にわたって延びており、従ってすべてのセ
ルＺに共通である部分をなしている。

本発明の好ましい実施例では、抵抗要素Ｒｖ、対応付け
られている電界効果トランジスタ、たとえばＴ３および
クーンオフ電流回路、たとえば２０はそのつどのセルＺ
のなかに集積され°ζいる。

第２図には、第１図中で線２６および２７により境され
る部分構造を例として１つのこのようなセルの１つの有
利な構成が示されている。ただし、その際に１つのセル
半部のみが示されている。鎖線２８は、セル中心を通っ
て延びる紙面に対して垂直な１つの対称面を意味する。

好ましくはエミッタ領域４は１つの円環または１つのほ
ぼ長方形フレームに相当する１つの横方向断面を有する
。

その場合、第２図中に示されているエミッタ領域４の断
面は、閉じているエミッタ領域の右部に属する。他方に
おいてエミッタ領域４は横方向にも１つのストリップ形
態を有し、ストリップの長手方向は第２図の紙面に対し
て垂直である。この場合、対称面２８から左に、第１図
のエミッタ領域４の１つの別の無関係な、ただし電気的
に並列に接続されている部分をなす第２のストリップ形
態のエミッタ領域が配置されている。

約ＩＯ１９ｃｍ−″のドーピング濃度を有するエミッタ
領域から右側には、たとえば５・ＩＱ”ｃｍ−’のドー
ピング濃度を有する１つのｎドープされた半導体領域２
９が、約ＩＱ”ｃｍ−’にドープされているＰベース６
のなかに埋め込まれている。この領域２９のなかに、た
とえばＩＱ１９ｃｍ−’のドーピング濃度を有する１つ
のｐ導電形の領域３０が埋め込まれている。領域３０は
主面ｌａ内で、サイリスタの主端子にと接続されている
１つの導電性被覆３１により接触される。右側に領域２
９とならんで位置するｐベースの部分６ａは電界効果ト
ランジスタＴ３のソース領域を、また領域３０はドレイ
ン領域をなしており、そのチャネル領域は部分６ａと３
０との間に位置する領域２９の縁範囲により形成される
。この縁範囲の上側に、たとえば５ｉｆ２から成る薄い
電気絶縁性の層３３により主面１ａから隔てられている
ゲート電極３２が配置されている。このゲート電極３２
は第２図には示されていない端子２４（第１図）と接続
されている。ゲート電極３２が端子２４を介して１つの
消弧パルスＵ１を与えられると、ゲート電極３２の下側
に領域２９の縁範囲内に、部分６ａおよび３０を低抵抗
で互いに接続する反転チャネル２９ａが生ずる。ゲート
電極３２とその上に位置する導電性被覆３１の部分との
間にたとえば５ｉＯｚから成る中間絶縁層３４が位置し
ている。

短絡電流Ｉ、の経路は第２１中に矢印３５により示され
ている。この短絡電流をｐベース６の範囲内に形成する
正の電荷キャリアーが主に矢印３５により示されている
経路に沿って運ばれることを保証するため、Ｐベース６
のなかに、右側でエミッタ領域４に続き領域３０の下側
にそれと接触することなく配置されているシールド領域
３６を埋め込むことは目的にかなっている。シールド領
域３６は好ましくは、イオンインブランテーシ式ンによ
り作られたｎ９　ドープ領域またはたとえば５ｉ０２か
ら成っている。

抵抗要素Ｒｖを集積するため、主面１ａの上に、エミッ
タ領域４の範囲内に接触孔３８を設けられている薄い電
気絶縁性の層３７が設けられている。

たとえば多結晶シリコンから成る抵抗を有する材料から
成っており層３７の上に配置されている被覆３９が接触
孔３８の範囲内でエミッタ領域４と接触する。被覆３９
を覆うたとえばＳｉＯ□から成る電気絶縁性の層４０は
接触孔４１を設けられており、そのなかで被覆３９が導
電性被覆３１により接触される。接触孔３８と４１との
間に位置する被覆３９の部分が抵抗Ｒｖをなしている。

ゲート電極３２が同じく多結晶シリコンから成っており
、被覆３９と同時に層３３および３７の上に被覆され得
ることは目的にかなっている。

本発明の他の実施例では、すべての半導体領域または層
が反対の導電形の半導体領域または層により置換され、
その際に供給される電圧が反対の極性の電圧により置換
されている。

〔発明の効果〕

本発明により得られる利点は特に、複数個の別々に有効
状態に切換可能な互いに並列のターンオフ電流回路のた
めに、サイリスタのターンオフが大きい負荷電流の際に
も、強く不均等なターンオフ電流負荷が個々のエミッタ
領域の範囲に生ずることなく、従ってサイリスタの熱的
損傷が回避されるように、問題なく行われるごとにある
。

【図面の簡単な説明】

第１図は本発明の１つの実施例の原理図、第２図は第１
図による実施例の１つの好ましい構造を示す断面図であ
る。１・・・半導体基体１ａ・・・上側主面２〜５・・・ｎエミッタ領域６・・・ｐベース７・・・ｎベース８・・・ｐエミッタ９・・・正極側電極１０〜１３・・・負極側電極１４〜１７・・・電極１８〜２１・・・ターンオフ電流回路２２・・・抵抗２４・・・ゲート端子２５・・・ｐｎ接合２６．２７・・・セル境界線２８・・・対称面２９．３０・・・半導体領域３１・・・導電性被覆３２・・・ゲート電極３３・・・絶縁性層３４・・・中間絶縁層３６・・・シールド領域３７・・・絶縁性層３８・・・接触孔３９・・・抵抗被覆４０・・・絶縁性層４１・・・導電性被覆Ａ、Ｋ・・・主端子Ｒｖ・・・抵抗要素Ｒｋ・・・短絡抵抗Ｔ、〜Ｔ４・・・電界効果トランジスタＺ・・・セル

Claims

【特許請求の範囲】１）それぞれ第１の導電形のエミッタ、第２の導電形の
ベース（６）、第１の導電形のベース（７）および第２
の導電形のエミッタ（８）を形成する異なる導電形の４
つの重なり合う半導体層を有する半導体基体（１）を備
え、第１の導電形のエミッタが、第２の導電形のベース
（６）のなかに、半導体基体（１）の第１の主面（１ａ
）まで延びておりまた第１の主面（１ａ）内で個々に対
応付けられている抵抗要素（Ｒｖ）を介して第１の主端
子（Ｋ）と接続されている第１の電極（１０ないし１３
）により接触されるように、埋め込まれている複数個の
エミッタ領域（２ないし５）に分割されており、第２の
導電形のエミッタ（８）が第２の主面（１ｂ）内で、第
２の主端子（Ａ）と接続されている第２の電極（９）に
より接触され、また第１の主面（１ａ）内に各エミッタ
領域（２ないし５）とならんで各エミッタ領域に対応付
けられている第３の電極（１４ないし１７）が設けられ
ており、第３の電極を介してそれぞれ１つのターンオフ
電流回路（１８ないし２１）が第２の導電形のベース（
６）から第１の主端子（Ｋ）へ延びており、ターンオフ
電流回路（２０）が、サイリスタのターンオフの際にこ
のターンオフ電流回路（２０）を有効状態に切換える１
つのスイッチング要素（Ｔ３）を含んでいるゲートター
ンオフサイリスタにおいて、各ターンオフ電流回路（２
０）がそれに個々に対応付けられている電界効果トラン
ジスタ（Ｔ３）をスイッチング要素として含んでおり、
またすべてのターンオフ電流回路の電界効果トランジス
タ（Ｔ１ないしＴ４）が、消弧パルスを与えられる共通
のゲート端子（２４）を有することを特徴とするゲート
ターンオフサイリスタ。２）１つのターンオフ電流回路（２０）の有効状態への
切換の役割をする電界効果トランジスタ（Ｔ３）が、第
２の導電形のベース（６）のなかに第１の導電形のエミ
ッタ領域（４）と並んで埋め込まれている第１の導電形
の１つの半導体領域（２９）と、この半導体領域（２９
）のなかに埋め込まれており１つのドレイン領域をなす
第２の導電形の１つの半導体領域（３０）と、半導体領
域（２９）に隣接しており１つのソース領域をなす第２
の導電形のベース（６）の部分（６ａ）とから成ってお
り、半導体領域（２９）のなかに埋め込まれている半導
体領域（３０）が第１の主面（１ａ）内で、第１の主端
子（Ｋ）と接続されている１つの導電性の被覆（３１）
により接触され、また半導体領域（２９）のなかに埋め
込まれている半導体領域（３０）と半導体領域（２９）
に隣接している第２の導電形のベース（６）の部分（６
ａ）との間に位置する半導体領域（２９）の縁範囲がチ
ャネル領域をなし、また第１の薄い電気絶縁性の層（３
３）により半導体基体（１）の第１の主面（１ａ）から
隔てられている１つのゲート電極（３２）により覆われ
ることを特徴とする請求項１記載のゲートターンオフサ
イリスタ。３）第１の主面（１ａ）上に第２の電気絶縁性の層（３
７）が設けられており、この第２の電気絶縁性の層（３
７）の上に、抵抗を有する材料から成っており第２の電
気絶縁性の層（３７）の１つの接触孔（３８）の範囲内
で１つのエミッタ領域（４）と接触する１つの被覆（３
９）が配置されており、この被覆（３９）の上に、１つ
の接触孔（４１）を設けられている第３の電気絶縁性の
層（４０）が設けられており、また抵抗を有する材料か
ら成っており被覆（３９）がこの接触孔（４１）の範囲
内で、第１の主端子（Ｋ）と接続されている１つの導電
性被覆（３１）により接触されることを特徴とする請求
項１または２記載のゲートターンオフサイリスタ。４）抵抗を有する材料から成っている被覆（３９）が多
結晶シリコンから形成されていることを特徴とする請求
項３記載のゲートターンオフサイリスタ。５）ゲート電極（３２）が多結晶シリコンから形成され
ていることを特徴とする請求項２ないし４のいずれか１
つに記載のゲートターンオフサイリスタ。６）第２の導電形のベース（６）のなかに、半導体領域
（２９）のなかに埋め込まれている半導体領域（３０）
の下側に１つのシールド領域（３６）が埋め込まれてい
ることを特徴とする請求項２ないし５のいずれか１つに
記載のゲートターンオフサイリスタ。