JPH0142510B2 - - Google Patents
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- JPH0142510B2 JPH0142510B2 JP57075947A JP7594782A JPH0142510B2 JP H0142510 B2 JPH0142510 B2 JP H0142510B2 JP 57075947 A JP57075947 A JP 57075947A JP 7594782 A JP7594782 A JP 7594782A JP H0142510 B2 JPH0142510 B2 JP H0142510B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- emitter
- mis
- base layer
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は、カソードにより接触されているｎエ
ミツタとそれに境を接するｐベース層とアノード
により接触されているｐエミツタとそれに境を接
するｎベース層とを含む半導体ウエーハと、半導
体ウエーハの境界面に配置されたデイプリーシヨ
ン形式のMIS−FET構造とを有し、そのMIS−
FET構造がそれぞれカソード（アノード）と接
続された第１の伝導形式の第１の半導体領域とベ
ース層と接続された第１の伝導形式の第２の半導
体領域とこれらの半導体領域の間に位置し半導体
ウエーハに対して電気的に絶縁されたゲートによ
りおおわれている第２の伝導形式の半導体領域と
から成つており、少なくとも１つのMIS−FET
構造のゲートには阻止状態で、そのゲートに電圧
が与えられていないときに存在するチヤネルを無
効状態に切換える電圧が与えられ、また少なくと
も１つの別のMIS−FET構造のゲートが阻止状
態でこのような電圧からしや断されるサイリスタ
に関する。
ミツタとそれに境を接するｐベース層とアノード
により接触されているｐエミツタとそれに境を接
するｎベース層とを含む半導体ウエーハと、半導
体ウエーハの境界面に配置されたデイプリーシヨ
ン形式のMIS−FET構造とを有し、そのMIS−
FET構造がそれぞれカソード（アノード）と接
続された第１の伝導形式の第１の半導体領域とベ
ース層と接続された第１の伝導形式の第２の半導
体領域とこれらの半導体領域の間に位置し半導体
ウエーハに対して電気的に絶縁されたゲートによ
りおおわれている第２の伝導形式の半導体領域と
から成つており、少なくとも１つのMIS−FET
構造のゲートには阻止状態で、そのゲートに電圧
が与えられていないときに存在するチヤネルを無
効状態に切換える電圧が与えられ、また少なくと
も１つの別のMIS−FET構造のゲートが阻止状
態でこのような電圧からしや断されるサイリスタ
に関する。
このようなサイリスタは昭和55年特許願第
158063号明細書に記載されている。このサイリス
タは、ゲートにサイリスタの阻止状態、点弧過程
および導通状態でそれぞれ電圧を与えられている
デイプリーシヨン形式のMIS−FET構造を有す
る。これらのMIS−FET構造のチヤネルが有効
状態にあれば、それを経てエミツタ・シヨート回
路が形成されるが、上記電圧を与えられている間
はその影響によりこれらのチヤネルは無効状態に
切換えられている。消弧過程の継続中のみ、これ
らのチヤネルは有効状態に切換えられ、それを経
てエミツタ・シヨート回路が形成される。この切
換は上記電圧の短時間しや断により行なわれる。
このようなエミツタ・シヨート回路は消弧短絡と
も呼ばれ得る。それ以外のデイプリーシヨン形式
のMIS構造のゲートは阻止状態では、すなわち点
弧時点前では、電圧からしや断されているので、
それらのチヤネルは有効状態にあり、それを経て
エミツタ・シヨート回路が形成される。このエミ
ツタ・シヨート回路はサイリスタの阻止状態を安
定化する。すなわち、高い阻止電圧の生起の際ま
たは阻止電圧の急速な上昇の際の意図せざる点弧
過程を防止する。従つて、このエミツタ・シヨー
ト回路は安定化短絡とも呼ばれ得る。MIS−
FET構造はエミツタ・シヨート回路に対する半
導体スイツチの役割をする。点弧過程の継続中は
それらのゲートに電圧パルスが与えられ、それに
よりそれらのチヤネルが無効状態に切換えられ、
従つてサイリスタの点弧感度が短時間だけ顕著に
行められる。
158063号明細書に記載されている。このサイリス
タは、ゲートにサイリスタの阻止状態、点弧過程
および導通状態でそれぞれ電圧を与えられている
デイプリーシヨン形式のMIS−FET構造を有す
る。これらのMIS−FET構造のチヤネルが有効
状態にあれば、それを経てエミツタ・シヨート回
路が形成されるが、上記電圧を与えられている間
はその影響によりこれらのチヤネルは無効状態に
切換えられている。消弧過程の継続中のみ、これ
らのチヤネルは有効状態に切換えられ、それを経
てエミツタ・シヨート回路が形成される。この切
換は上記電圧の短時間しや断により行なわれる。
このようなエミツタ・シヨート回路は消弧短絡と
も呼ばれ得る。それ以外のデイプリーシヨン形式
のMIS構造のゲートは阻止状態では、すなわち点
弧時点前では、電圧からしや断されているので、
それらのチヤネルは有効状態にあり、それを経て
エミツタ・シヨート回路が形成される。このエミ
ツタ・シヨート回路はサイリスタの阻止状態を安
定化する。すなわち、高い阻止電圧の生起の際ま
たは阻止電圧の急速な上昇の際の意図せざる点弧
過程を防止する。従つて、このエミツタ・シヨー
ト回路は安定化短絡とも呼ばれ得る。MIS−
FET構造はエミツタ・シヨート回路に対する半
導体スイツチの役割をする。点弧過程の継続中は
それらのゲートに電圧パルスが与えられ、それに
よりそれらのチヤネルが無効状態に切換えられ、
従つてサイリスタの点弧感度が短時間だけ顕著に
行められる。
本発明の目的は、冒頭に記載した種類のサイリ
スタとして、切換動作の確実性が高く、かつ阻止
状態における安定性が良好なものを提供すること
である。
スタとして、切換動作の確実性が高く、かつ阻止
状態における安定性が良好なものを提供すること
である。
この目的は、本発明によれば、カソードにより
接触されているｎエミツタとそれに境を接するｐ
ベース層とアノードにより接触されているｐエミ
ツタとそれに境を接するｎベース層とを含む半導
体ウエーハと、この半導体ウエーハの表面に配置
された少なくとも２以上のデイプリーシヨン形式
のMIS−FET構造を有し、そのMIS−FET構造
がそれぞれカソード（アノード）と接続された第
１の伝導形式の第１の半導体領域とベース層と接
続された第１の伝導形式の第２の伝導形式の第２
の半導体領域とこれらの半導体領域の間に位置し
半導体ウエーハに対して電気的に絶縁されたゲー
トによりおおわれている第２の伝導形式の半導体
領域とから成つており、少なくとも１つのMIS−
FET構造の絶縁ゲートは、サイリスタの点弧期
間中、該ゲートへの電圧の無印加時に存在いたチ
ヤネルを、無効状態へ切り換える電圧が印加され
る構成を有し、また少なくとも別の１つのMIS−
FET構造の絶縁ゲートは、サイリスタの消弧期
間中、チヤネルを無効状態から有効状態に切り換
えるように電圧印加がしや断される構成を有して
いるサイリスタにおいて、MIS−FET構造のチ
ヤネルが、第２の伝導形の半導体領域のなかに形
成された第１の伝導形の半導体領域から成つてい
る構成とすることにより達成される。
接触されているｎエミツタとそれに境を接するｐ
ベース層とアノードにより接触されているｐエミ
ツタとそれに境を接するｎベース層とを含む半導
体ウエーハと、この半導体ウエーハの表面に配置
された少なくとも２以上のデイプリーシヨン形式
のMIS−FET構造を有し、そのMIS−FET構造
がそれぞれカソード（アノード）と接続された第
１の伝導形式の第１の半導体領域とベース層と接
続された第１の伝導形式の第２の伝導形式の第２
の半導体領域とこれらの半導体領域の間に位置し
半導体ウエーハに対して電気的に絶縁されたゲー
トによりおおわれている第２の伝導形式の半導体
領域とから成つており、少なくとも１つのMIS−
FET構造の絶縁ゲートは、サイリスタの点弧期
間中、該ゲートへの電圧の無印加時に存在いたチ
ヤネルを、無効状態へ切り換える電圧が印加され
る構成を有し、また少なくとも別の１つのMIS−
FET構造の絶縁ゲートは、サイリスタの消弧期
間中、チヤネルを無効状態から有効状態に切り換
えるように電圧印加がしや断される構成を有して
いるサイリスタにおいて、MIS−FET構造のチ
ヤネルが、第２の伝導形の半導体領域のなかに形
成された第１の伝導形の半導体領域から成つてい
る構成とすることにより達成される。
本発明により得られる利点は特に、ゲートに電
圧が与えられていないときにいわゆるメタル−ジ
イ・チヤネルとしてMIS−FET構造のチヤネル
が形成されることにより、チヤネルの抵抗値を低
くすることができ、この抵抗値は製造上の誤差は
あるけれども、半導体チヤネルを形成する電圧の
強さの変動により反転チヤネルの場合のように影
響を受けることはないことである。
圧が与えられていないときにいわゆるメタル−ジ
イ・チヤネルとしてMIS−FET構造のチヤネル
が形成されることにより、チヤネルの抵抗値を低
くすることができ、この抵抗値は製造上の誤差は
あるけれども、半導体チヤネルを形成する電圧の
強さの変動により反転チヤネルの場合のように影
響を受けることはないことである。
米国特許第3243669号明細書（特にその第９図）
およよびドイツ連邦共和国特許第2625917号明細
書から、単にサイリスタの高速消弧の目的で有効
状態に切換えられる制御可能なエミツタ・シヨー
ト部を有するサイリスタは公知である。これらの
明細書から公知の制御可能なエミツタ・シヨート
部にはそれぞれ、ｎ（ｐ）エミツタの縁範囲から
成る第１の伝導形の第１の半導体領域と、ｎ（ｐ）
エミツタから間隔をおいてそれに隣接するベース
層のなかに接合された第１の伝導形の第２の半導
体領域と、これらの半導体領域の間に位置し第２
の伝導形を有し被絶縁ゲートによりおおわれてい
るベース層の部分範囲とが属している。また、米
国特許第3243669号明細書から、ゲートを介して
制御されるデイプリーシヨン形式のMIS−FET
構造を有するサイリスタであつて、MIS−FET
構造が半導体ウエーハ内に設けられているpn接
合を低抵抗で橋絡する役割をし、かつドープされ
た半導体領域の形態で有効状態または無効状態に
切換可能なチヤネルを有するサイリスタは公知で
ある。しかし、安定化短絡のための半導体スイツ
チの役割をするデイプリーシヨン形式のMIS−
FET構造と消弧短絡のための半導体スイツチの
役割をするデイプリーシヨン形式の追加的なMIS
−FET構造とを有し、ゲートがそれぞれ電圧か
らしや断されているMIS−FET構造内で、ドー
プされたチヤネルが有効状態にあるサイリスタは
上記明細書に示されていない。
およよびドイツ連邦共和国特許第2625917号明細
書から、単にサイリスタの高速消弧の目的で有効
状態に切換えられる制御可能なエミツタ・シヨー
ト部を有するサイリスタは公知である。これらの
明細書から公知の制御可能なエミツタ・シヨート
部にはそれぞれ、ｎ（ｐ）エミツタの縁範囲から
成る第１の伝導形の第１の半導体領域と、ｎ（ｐ）
エミツタから間隔をおいてそれに隣接するベース
層のなかに接合された第１の伝導形の第２の半導
体領域と、これらの半導体領域の間に位置し第２
の伝導形を有し被絶縁ゲートによりおおわれてい
るベース層の部分範囲とが属している。また、米
国特許第3243669号明細書から、ゲートを介して
制御されるデイプリーシヨン形式のMIS−FET
構造を有するサイリスタであつて、MIS−FET
構造が半導体ウエーハ内に設けられているpn接
合を低抵抗で橋絡する役割をし、かつドープされ
た半導体領域の形態で有効状態または無効状態に
切換可能なチヤネルを有するサイリスタは公知で
ある。しかし、安定化短絡のための半導体スイツ
チの役割をするデイプリーシヨン形式のMIS−
FET構造と消弧短絡のための半導体スイツチの
役割をするデイプリーシヨン形式の追加的なMIS
−FET構造とを有し、ゲートがそれぞれ電圧か
らしや断されているMIS−FET構造内で、ドー
プされたチヤネルが有効状態にあるサイリスタは
上記明細書に示されていない。
以下、図面により本発明を一層詳細に説明す
る。
る。
第１図でサイリスタの半導体ウエーハはドープ
された半導体材料たとえばシリコンから成り、交
互の伝導形を有する４つの層が重なつている。ｎ
伝導形の層１はｎエミツタ、ｐ伝導形の層２はｐ
ベース層、ｎ伝導形の層３はｎベース層、またｐ
伝導形の層４はｐエミツタと呼ばれる。ｎエミツ
タ１は半導体ウエーハの境界面９に、導電性材料
たとえばアルミニウムから成り端子Ｋと接続され
たカソード５を設けられており、他方ｐエミツタ
４は半導体ウエーハの反対側の境界面４ａに、同
じく導電性材料たとえばアルミニウムから成り端
子Ａと接続されたアノード６を設けられている。
された半導体材料たとえばシリコンから成り、交
互の伝導形を有する４つの層が重なつている。ｎ
伝導形の層１はｎエミツタ、ｐ伝導形の層２はｐ
ベース層、ｎ伝導形の層３はｎベース層、またｐ
伝導形の層４はｐエミツタと呼ばれる。ｎエミツ
タ１は半導体ウエーハの境界面９に、導電性材料
たとえばアルミニウムから成り端子Ｋと接続され
たカソード５を設けられており、他方ｐエミツタ
４は半導体ウエーハの反対側の境界面４ａに、同
じく導電性材料たとえばアルミニウムから成り端
子Ａと接続されたアノード６を設けられている。
ｎエミツタ１のなかにｐ伝導形の半導体領域７
および８が接合されており、半導体ウエーハの境
界面９まで延びている。領域７はｎエミツタ１の
縁範囲１０によりｎエミツタ１とｐベース層２と
の間の左側pn接合から隔離されており、他方領
域８はｎエミツタ１の縁範囲１１によりｎエミツ
タ１とｐベース層２との間の右側pn接合から隔
離されている。参照数字１２および１３を付され
ている部分は、縁範囲１０および１１の横に並び
境界面９まで延びているｐベース層２の部分であ
る。ｎエミツタ１の縁範囲１０は、境界面９の上
に設けられた薄い電気絶縁性の層１４によりおお
われており、その上に導電性材料たとえばアルミ
ニウムから成るゲート１５が配置されており、こ
のゲートは制御端子Ｇ１と接続されている。同様
に、ｎエミツタ１の縁範囲１１は、境界面９の上
に設けられた薄い電気絶縁性の層１６によりおお
われており、その上にゲート１７が配置されてお
り、このゲートは制御端子Ｇ２と接続されてい
る。ｎエミツタ１の縁範囲１０および１１のなか
にｐ伝導形の領域１９および２０が接合されてお
り、境界面９まで延びている。ｐベース層２の部
分１２の上に点弧電極１８が設けられており、こ
の点弧電極は点弧電流回路の端子Ｚと接続されて
いる。
および８が接合されており、半導体ウエーハの境
界面９まで延びている。領域７はｎエミツタ１の
縁範囲１０によりｎエミツタ１とｐベース層２と
の間の左側pn接合から隔離されており、他方領
域８はｎエミツタ１の縁範囲１１によりｎエミツ
タ１とｐベース層２との間の右側pn接合から隔
離されている。参照数字１２および１３を付され
ている部分は、縁範囲１０および１１の横に並び
境界面９まで延びているｐベース層２の部分であ
る。ｎエミツタ１の縁範囲１０は、境界面９の上
に設けられた薄い電気絶縁性の層１４によりおお
われており、その上に導電性材料たとえばアルミ
ニウムから成るゲート１５が配置されており、こ
のゲートは制御端子Ｇ１と接続されている。同様
に、ｎエミツタ１の縁範囲１１は、境界面９の上
に設けられた薄い電気絶縁性の層１６によりおお
われており、その上にゲート１７が配置されてお
り、このゲートは制御端子Ｇ２と接続されてい
る。ｎエミツタ１の縁範囲１０および１１のなか
にｐ伝導形の領域１９および２０が接合されてお
り、境界面９まで延びている。ｐベース層２の部
分１２の上に点弧電極１８が設けられており、こ
の点弧電極は点弧電流回路の端子Ｚと接続されて
いる。
縁範囲１０から成るｎ伝導形半導体範囲を挾む
ｐ伝導形半導体領域７および１２は縁範囲１０な
らびに部分１４，１５およびＧ１と共にMIS−
FET構造Ｍ１を構成する。このＭ１は、ゲート
１５に電圧が与えられていないときにｐベース層
２の部分１２を半導体領域７、従つてまたカソー
ド５と低抵抗で接続するｐチヤネルとしての領域
１９を含んでいる。こうして部分１２，１９，７
および５は１つのエミツタ・シヨート回路を構成
する。制御端子Ｇ１に十分な大きさの正の電圧を
与えると、ｐチヤネル１９から正孔が排除され
る。それにより、このチヤネルが高抵抗に切換え
られ、前記の低抵抗接続またはエミツタ・シヨー
ト回路は中断される。部分８，１１，１３，１
６，１７，２０およびＧ２は同様なMIS−FET
構造Ｍ２を構成し、この場合も部分２と５との間
を延びるエミツタ・シヨート回路は、チヤネル２
０が導通しているときは有効状態に、またチヤネ
ル２０が中断しているときは無効状態に切換えら
れている。
ｐ伝導形半導体領域７および１２は縁範囲１０な
らびに部分１４，１５およびＧ１と共にMIS−
FET構造Ｍ１を構成する。このＭ１は、ゲート
１５に電圧が与えられていないときにｐベース層
２の部分１２を半導体領域７、従つてまたカソー
ド５と低抵抗で接続するｐチヤネルとしての領域
１９を含んでいる。こうして部分１２，１９，７
および５は１つのエミツタ・シヨート回路を構成
する。制御端子Ｇ１に十分な大きさの正の電圧を
与えると、ｐチヤネル１９から正孔が排除され
る。それにより、このチヤネルが高抵抗に切換え
られ、前記の低抵抗接続またはエミツタ・シヨー
ト回路は中断される。部分８，１１，１３，１
６，１７，２０およびＧ２は同様なMIS−FET
構造Ｍ２を構成し、この場合も部分２と５との間
を延びるエミツタ・シヨート回路は、チヤネル２
０が導通しているときは有効状態に、またチヤネ
ル２０が中断しているときは無効状態に切換えら
れている。
上記のようにMIS−FET構造Ｍ１およびＭ２
は、それぞれ部分１２，１９，７，５および１
３，２０，８，５から成るエミツタ・シヨート回
路に対する半導体スイツチの役割をする。
は、それぞれ部分１２，１９，７，５および１
３，２０，８，５から成るエミツタ・シヨート回
路に対する半導体スイツチの役割をする。
作動時には制御端子Ｇ１およびＧ２に、第２図
および第３図に時間ｔとの関係を示されている制
御電圧UG1およびUG2が与えられる。制御端子Ｇ
１はサイリスタの阻止状態では（すなわち点弧時
点t1前には）無電圧であるから、Ｍ１を介して制
御されるエミツタ・シヨート回路１２，１９，
７，５は有効状態に切換えられている。このエミ
ツタ・シヨート回路は、端子ＡおよびＫに大きな
阻止電圧または急速に上昇する阻止電圧が与えら
れた際の意図せざる点弧過程に対してサイリスタ
を安定化する。従つて、エミツタ・シヨート回路
１２，１９，７，５は安定化短絡とも呼ばれる。
制御端子Ｇ２には阻止状態で、エミツタ・シヨー
ト回路１３，２０，５，８を無効状態に切換える
電圧たとえば＋5Vの電圧が与えられる。
および第３図に時間ｔとの関係を示されている制
御電圧UG1およびUG2が与えられる。制御端子Ｇ
１はサイリスタの阻止状態では（すなわち点弧時
点t1前には）無電圧であるから、Ｍ１を介して制
御されるエミツタ・シヨート回路１２，１９，
７，５は有効状態に切換えられている。このエミ
ツタ・シヨート回路は、端子ＡおよびＫに大きな
阻止電圧または急速に上昇する阻止電圧が与えら
れた際の意図せざる点弧過程に対してサイリスタ
を安定化する。従つて、エミツタ・シヨート回路
１２，１９，７，５は安定化短絡とも呼ばれる。
制御端子Ｇ２には阻止状態で、エミツタ・シヨー
ト回路１３，２０，５，８を無効状態に切換える
電圧たとえば＋5Vの電圧が与えられる。
サイリスタの点弧のためには、端子Ｚに時点t1
で点弧電流パルスIZが与えられる。同時に、端子
G1に点弧過程の継続中、すなわちt1からt2までの
間、ｐチヤネル１９を中断してＭ１を介して制御
される安定化短絡を無効状態に切換える正の電圧
パルスたとえば＋5Vの電圧パルスＰ１が与えら
れる。点弧が行なわれた後、端子ＡおよびＫに接
続されている負荷電流回路の負荷電流は、低抵抗
に切換えられたサイリスタを経て流れる。
で点弧電流パルスIZが与えられる。同時に、端子
G1に点弧過程の継続中、すなわちt1からt2までの
間、ｐチヤネル１９を中断してＭ１を介して制御
される安定化短絡を無効状態に切換える正の電圧
パルスたとえば＋5Vの電圧パルスＰ１が与えら
れる。点弧が行なわれた後、端子ＡおよびＫに接
続されている負荷電流回路の負荷電流は、低抵抗
に切換えられたサイリスタを経て流れる。
サイリスタが時点t3（第３図）で、端子Ａおよ
びＫにかかつている電圧が導通方向の極性である
にもかかわらず、消弧されるべきであれば、Ｍ２
を介して制御されるエミツタ・シヨート回路１
３，２０，５，８が短時間だけ有効状態に切換え
られる。第３図によれば、それまで端子Ｇ２に与
えられていたたとえば＋5Vの制御電圧UG2が時間
t3〜t4の間はしや断される。従つて、この時間中
は、Ｍ１を介して制御される安定化短絡もＭ２を
介して制御されるエミツタ・シヨート回路も有効
状態に切換えられているので、サイリスタの導通
状態でベース層２および３を溢れる正孔は両短絡
回路を経てカソード５に導き出される。それによ
りサイリスタは再び急速に阻止状態に到達する。
Ｍ２を介して制御されるエミツタ・シヨート回路
は、専らサイリスタの消弧の目的でt3からt4まで
有効状態に切換えられるので、消弧短絡とも呼ば
れる。
びＫにかかつている電圧が導通方向の極性である
にもかかわらず、消弧されるべきであれば、Ｍ２
を介して制御されるエミツタ・シヨート回路１
３，２０，５，８が短時間だけ有効状態に切換え
られる。第３図によれば、それまで端子Ｇ２に与
えられていたたとえば＋5Vの制御電圧UG2が時間
t3〜t4の間はしや断される。従つて、この時間中
は、Ｍ１を介して制御される安定化短絡もＭ２を
介して制御されるエミツタ・シヨート回路も有効
状態に切換えられているので、サイリスタの導通
状態でベース層２および３を溢れる正孔は両短絡
回路を経てカソード５に導き出される。それによ
りサイリスタは再び急速に阻止状態に到達する。
Ｍ２を介して制御されるエミツタ・シヨート回路
は、専らサイリスタの消弧の目的でt3からt4まで
有効状態に切換えられるので、消弧短絡とも呼ば
れる。
本発明の１つの実施態様では、制御端子Ｇ１が
導線２１を経て点弧電流回路の端子Ｚと接続され
ている。この場合、端子Ｚへの点弧電流パルスIZ
の供給の際に生ずる点弧電圧が直接的に制御電圧
UG1として用いられる。
導線２１を経て点弧電流回路の端子Ｚと接続され
ている。この場合、端子Ｚへの点弧電流パルスIZ
の供給の際に生ずる点弧電圧が直接的に制御電圧
UG1として用いられる。
第４図には、ｎエミツタがそれぞれカソードの
部分５ａ，５ｂおよび５ｃにより接続されている
３つのｎエミツタ領域１ａ，１ｂおよび１ｃに分
割されている本発明の実施例が示されている。部
分５ａないし５ｃは１つの共通の端子Ｋに接続さ
れている。ｎエミツタ領域１ａの縁側に、構成お
よび作動の仕方の点で第１図の構造Ｍ１およびＭ
２に相当するMIS−FET構造Ｍ１ａおよびＭ２
ａが設けられている。それらのゲート１５ａおよ
び１７ａはそれぞれ制御端子Ｇ１およびＧ２と接
続されている。ｎエミツタ領域１ｂの縁側には、
同じく構造Ｍ１およびＭ２に相当するMIS−
FET構造Ｍ１ｂおよびＭ２ｂが配置されている。
それらのゲート１５ｂおよび１７ｂはそれぞれ制
御端子Ｇ２およびＧ１と接続されている。同様な
MIS−FET構造Ｍ１ｃおよびＭ２ｃがｎエミツ
タ領域１ｃの縁側に位置しており、それらのゲー
ト１５ｃおよび１７ｃは制御端子Ｇ２と接続され
ている。制御端子Ｇ１およびＧ２に第２図および
第３図による制御電圧UG1およびUG2が与えられ
ると、Ｍ１ａおよびＭ２ｂを介して制御されるエ
ミツタ・シヨート回路は安定化短絡として作用
し、他方Ｍ２ａ，Ｍ１ｂ，Ｍ１ｃおよびＭ２ｃを
介して制御されるエミツタ・シヨート回路は消弧
短絡として作用する。それ以外の第４図の回路部
分は同一参照記号を付されている第１図中の部分
に相当する。
部分５ａ，５ｂおよび５ｃにより接続されている
３つのｎエミツタ領域１ａ，１ｂおよび１ｃに分
割されている本発明の実施例が示されている。部
分５ａないし５ｃは１つの共通の端子Ｋに接続さ
れている。ｎエミツタ領域１ａの縁側に、構成お
よび作動の仕方の点で第１図の構造Ｍ１およびＭ
２に相当するMIS−FET構造Ｍ１ａおよびＭ２
ａが設けられている。それらのゲート１５ａおよ
び１７ａはそれぞれ制御端子Ｇ１およびＧ２と接
続されている。ｎエミツタ領域１ｂの縁側には、
同じく構造Ｍ１およびＭ２に相当するMIS−
FET構造Ｍ１ｂおよびＭ２ｂが配置されている。
それらのゲート１５ｂおよび１７ｂはそれぞれ制
御端子Ｇ２およびＧ１と接続されている。同様な
MIS−FET構造Ｍ１ｃおよびＭ２ｃがｎエミツ
タ領域１ｃの縁側に位置しており、それらのゲー
ト１５ｃおよび１７ｃは制御端子Ｇ２と接続され
ている。制御端子Ｇ１およびＧ２に第２図および
第３図による制御電圧UG1およびUG2が与えられ
ると、Ｍ１ａおよびＭ２ｂを介して制御されるエ
ミツタ・シヨート回路は安定化短絡として作用
し、他方Ｍ２ａ，Ｍ１ｂ，Ｍ１ｃおよびＭ２ｃを
介して制御されるエミツタ・シヨート回路は消弧
短絡として作用する。それ以外の第４図の回路部
分は同一参照記号を付されている第１図中の部分
に相当する。
阻止状態では制御端子Ｇ１に電圧を与えておら
ずＭ１ａおよびＭ２ｂを介してエミツタ・シヨー
ト回路が有効状態に切換えられているため意図せ
ざる点弧過程に対して安定化されている第４図の
サイリスタは、端子Ｚに点弧電流パルスIZを与え
られかつ同時に制御端子Ｇ１に時間t1〜t2の間に
電圧パルスＰ１を与えられると点弧する。消弧の
ためには、それまで電圧UG2を与えられていた制
御端子Ｇ２が時間t3〜t4の間はこの電圧からしや
断され、この時間中は、図示のMIS−FET構造
を介して制御されるすべてのMIS−FET構造が
有効状態に切換えられている。それによりサイリ
スタは急速に消弧され得る。第４図においても、
端子Ｇ１およびＺは導線２１を経て互いに接続さ
れていてよく、この場合Ｚから取出される点弧電
圧が直接的に制御電圧UG1として用いられ得る。
第４図によるサイリスタは第１図によるサイリス
タよりも多数のエミツタ・シヨート回路を有する
ため、一層良好に安定化されており、かつ一層容
易に消弧可能である。安定性および消弧の容易さ
はエミツタ・シヨート回路の数が多いほど向上す
る。その際、エミツタ・シヨート回路と同数のエ
ミツタ領域の縁側にそれぞれMIS−FET構造を
配置しなければならないことはもちろんである。
第４図によるサイリスタにおいて、Ｇ２を介して
制御される消弧短絡の数がＧ１を介して制御され
る安定化短絡の数よりもはるかに多数に選定され
ることは特に有利である。
ずＭ１ａおよびＭ２ｂを介してエミツタ・シヨー
ト回路が有効状態に切換えられているため意図せ
ざる点弧過程に対して安定化されている第４図の
サイリスタは、端子Ｚに点弧電流パルスIZを与え
られかつ同時に制御端子Ｇ１に時間t1〜t2の間に
電圧パルスＰ１を与えられると点弧する。消弧の
ためには、それまで電圧UG2を与えられていた制
御端子Ｇ２が時間t3〜t4の間はこの電圧からしや
断され、この時間中は、図示のMIS−FET構造
を介して制御されるすべてのMIS−FET構造が
有効状態に切換えられている。それによりサイリ
スタは急速に消弧され得る。第４図においても、
端子Ｇ１およびＺは導線２１を経て互いに接続さ
れていてよく、この場合Ｚから取出される点弧電
圧が直接的に制御電圧UG1として用いられ得る。
第４図によるサイリスタは第１図によるサイリス
タよりも多数のエミツタ・シヨート回路を有する
ため、一層良好に安定化されており、かつ一層容
易に消弧可能である。安定性および消弧の容易さ
はエミツタ・シヨート回路の数が多いほど向上す
る。その際、エミツタ・シヨート回路と同数のエ
ミツタ領域の縁側にそれぞれMIS−FET構造を
配置しなければならないことはもちろんである。
第４図によるサイリスタにおいて、Ｇ２を介して
制御される消弧短絡の数がＧ１を介して制御され
る安定化短絡の数よりもはるかに多数に選定され
ることは特に有利である。
第１図および第４図で、ｐベース層２のなかに
接合された半導体領域はそれぞれ細長い帯の形状
を有し半導体ウエーハの境界面９またはこの境界
面の一部を横断して延びていてよい。この場合、
これらの領域の長辺は第１図および第４図の紙面
に対して垂直に向けられている。また、この場
合、カソード５またはカソード部分５ａないし５
ｃ、ゲートたとえば１５および１７または１５ａ
および１７ａ、絶縁層たとえば１４および１６な
らびに点弧電極１８も同様に帯状に構成されてい
ることが有利である。第１図および第４図で鎖線
Ｓは紙面に対して垂直な対称面を表わしている。
対称面Ｓから左側に位置する回路部分は、対称面
Ｓに関して対称に位置する回路部分と共に、図示
の端子Ｋ，Ｇ１およびＧ２に接続されている。他
方、第１図および第４図によるサイリスタは、鎖
線Ｓを対称軸として回転対称に構成されていても
よい。
接合された半導体領域はそれぞれ細長い帯の形状
を有し半導体ウエーハの境界面９またはこの境界
面の一部を横断して延びていてよい。この場合、
これらの領域の長辺は第１図および第４図の紙面
に対して垂直に向けられている。また、この場
合、カソード５またはカソード部分５ａないし５
ｃ、ゲートたとえば１５および１７または１５ａ
および１７ａ、絶縁層たとえば１４および１６な
らびに点弧電極１８も同様に帯状に構成されてい
ることが有利である。第１図および第４図で鎖線
Ｓは紙面に対して垂直な対称面を表わしている。
対称面Ｓから左側に位置する回路部分は、対称面
Ｓに関して対称に位置する回路部分と共に、図示
の端子Ｋ，Ｇ１およびＧ２に接続されている。他
方、第１図および第４図によるサイリスタは、鎖
線Ｓを対称軸として回転対称に構成されていても
よい。
本発明の範囲内で、ｐエミツタ４に以上に説明
した制御可能なMIS−FET構造またはエミツ
タ・シヨート部が設けられていてよい。第１図お
よび第４図は、端子ＡおよびＫの記号を交換し、
半導体領域の伝導形をこれまでの説明と反対の伝
導形に交換し、また電圧および電流の極性をこれ
までの説明と反対の極性に交換すれば、この変形
例の図面としても利用され得る。
した制御可能なMIS−FET構造またはエミツ
タ・シヨート部が設けられていてよい。第１図お
よび第４図は、端子ＡおよびＫの記号を交換し、
半導体領域の伝導形をこれまでの説明と反対の伝
導形に交換し、また電圧および電流の極性をこれ
までの説明と反対の極性に交換すれば、この変形
例の図面としても利用され得る。
第１図は本発明の第１の実施例の横断面図、第
２図は第１図の説明のための電圧−時間ダイアグ
ラム、第３図は第１図の説明のための別の電圧−
時間ダイアグラム、第４図は本発明の第２の実施
例の横断面図である。 １……ｎエミツタ、２……ｐベース層、３……
ｎベース層、４……ｐエミツタ、５……カソー
ド、６……アノード、７，８……ｐ伝導形半導体
領域、９……境界面、１０，１１……ｎエミツタ
の縁範囲、１２，１３……ｐベース層の部分、１
４……絶縁層、１５……ゲート、１６……絶縁
層、１７……ゲート、１８……点弧電極、１９，
２０……ｐ伝導形領域、Ａ……アノード端子、Ｇ
１，Ｇ２……制御端子、Ｋ……カソード端子、Ｍ
１，Ｍ２〜Ｍ１ｃ，Ｍ２ｃ……MIS−FET構造、
Ｚ……点弧電流パルス端子。
２図は第１図の説明のための電圧−時間ダイアグ
ラム、第３図は第１図の説明のための別の電圧−
時間ダイアグラム、第４図は本発明の第２の実施
例の横断面図である。 １……ｎエミツタ、２……ｐベース層、３……
ｎベース層、４……ｐエミツタ、５……カソー
ド、６……アノード、７，８……ｐ伝導形半導体
領域、９……境界面、１０，１１……ｎエミツタ
の縁範囲、１２，１３……ｐベース層の部分、１
４……絶縁層、１５……ゲート、１６……絶縁
層、１７……ゲート、１８……点弧電極、１９，
２０……ｐ伝導形領域、Ａ……アノード端子、Ｇ
１，Ｇ２……制御端子、Ｋ……カソード端子、Ｍ
１，Ｍ２〜Ｍ１ｃ，Ｍ２ｃ……MIS−FET構造、
Ｚ……点弧電流パルス端子。
Claims (1)
- 【特許請求の範囲】 １ カソードにより接触されているｎエミツタと
それに境を接するｐベース層とアノードにより接
触されているｐエミツタとそれに境を接するｎベ
ース層とを含む半導体ウエーハと、この半導体ウ
エーハの表面に配置された少なくとも２以上のデ
イプリーシヨン形式のMIS−FET構造を有し、
そのMIS−FET構造がそれぞれカソード（アノ
ード）と接続された第１の伝導形式の第１の半導
体領域とベース層と接続された第１の伝導形式の
第２の半導体領域とこれらの半導体領域の間に位
置し半導体ウエーハに対して電気的に絶縁された
ゲートによりおおわれている第２の伝導形式の半
導体領域とから成つており、少なくとも１つの
MIS−FET構造の絶縁ゲートは、該ゲートへの
電圧の無印加時に存在していたチヤネルを、サイ
リスタの点弧期間中無効状態へ切り換える電圧が
印加される構成を有し、また少なくとも別の１つ
のMIS−FET構造の絶縁ゲートは、チヤネルを
無効状態から有効状態に切り換えるようにサイリ
スタの消弧期間中電圧印加がしや断される構成を
有しているサイリスタにおいて、MIS−FET構
造のチヤネルが、第２の伝導形の半導体領域のな
かに形成された第１の伝導形の半導体領域から成
つていることを特徴とするサイリスタ。 ２ 特許請求の範囲第１項記載のサイリスタにお
いて、ｎ（ｐ）エミツタは、エミツタ小領域に分
割されるとともに、互いに導電接続されたカソー
ド（アノード）の小部分をそれぞれ表面に備え、
さらに複数のMIS−FET構造が各エミツタ小領
域の縁部にそれぞれ配置されていることを特徴と
するサイリスタ。 ３ 特許請求の範囲第１項または第２項記載のサ
イリスタにおいて、点弧期間中に電圧印加される
絶縁ゲートは第１の制御端子と接続され、消弧期
間中に電圧印加がしや断される他の絶縁ゲートは
第２の制御端子と接続されていることを特徴とす
るサイリスタ。 ４ 特許請求の範囲第１項ないし第３項のいずれ
かに記載のサイリスタにおいて、MIS−FET構
造の第１の半導体領域が、半導体ウエーハの表面
まで延びそこでカソード（アノード）と導電接続
された形態でｎ（ｐ）エミツタのなかに形成され
ており、MIS−FET構造の第２の半導体領域が
それぞれｐ（ｎ）ベース層の部分から成り、また
これらの半導体領域の間に位置する半導体領域が
それぞれｎ（ｐ）エミツタの縁領域から成つてい
ることを特徴とするサイリスタ。 ５ 特許請求の範囲第１項ないし第４項のいずれ
かに記載のサイリスタにおいて、ｐ（ｎ）ベース
層が点弧電流回路に繋がる端子と接続される点弧
用電極を備えていることを特徴とするサイリス
タ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813118347 DE3118347A1 (de) | 1981-05-08 | 1981-05-08 | Thyristor mit gategesteuerten mis-fet-strukturen des verarmungstyps und verfahren zu seinem betrieb |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57193059A JPS57193059A (en) | 1982-11-27 |
| JPH0142510B2 true JPH0142510B2 (ja) | 1989-09-13 |
Family
ID=6131827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075947A Granted JPS57193059A (en) | 1981-05-08 | 1982-05-06 | Thyristor |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS57193059A (ja) |
| DE (1) | DE3118347A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970494B1 (en) | 1999-01-27 | 2005-11-29 | Teem Photonics, S.A. | Rare-earth doped phosphate-glass lasers and associated methods |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3230741A1 (de) * | 1982-08-18 | 1984-02-23 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterschalter mit einem abschaltbaren thyristor |
| DE3447220A1 (de) * | 1983-12-30 | 1985-07-11 | General Electric Co., Schenectady, N.Y. | Thyristor mit abschaltvermoegen mit verbessertem emitter-bereich und verfahren zu seiner herstellung |
| FR2568724A1 (fr) * | 1984-08-03 | 1986-02-07 | Centre Nat Rech Scient | Composant semi-conducteur de puissance a tension de claquage elevee |
| JPS6188563A (ja) * | 1984-10-08 | 1986-05-06 | Toshiba Corp | 半導体スイツチ |
| JPS61125173A (ja) * | 1984-11-22 | 1986-06-12 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
| DE3855922T2 (de) * | 1987-02-26 | 1998-01-02 | Toshiba Kawasaki Kk | An-Steuertechnik für Thyristor mit isolierter Steuerelektrode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293292A (ja) * | 1962-06-11 | |||
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| JPS5933986B2 (ja) * | 1975-09-12 | 1984-08-20 | 三菱電機株式会社 | 半導体装置 |
| DE2825794C2 (de) * | 1978-06-13 | 1986-03-20 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Abschaltbarer Thyristor |
| DE2945324A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten |
-
1981
- 1981-05-08 DE DE19813118347 patent/DE3118347A1/de active Granted
-
1982
- 1982-05-06 JP JP57075947A patent/JPS57193059A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970494B1 (en) | 1999-01-27 | 2005-11-29 | Teem Photonics, S.A. | Rare-earth doped phosphate-glass lasers and associated methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57193059A (en) | 1982-11-27 |
| DE3118347A1 (de) | 1982-11-25 |
| DE3118347C2 (ja) | 1990-02-01 |
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