JPH02285678A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02285678A JPH02285678A JP1108461A JP10846189A JPH02285678A JP H02285678 A JPH02285678 A JP H02285678A JP 1108461 A JP1108461 A JP 1108461A JP 10846189 A JP10846189 A JP 10846189A JP H02285678 A JPH02285678 A JP H02285678A
- Authority
- JP
- Japan
- Prior art keywords
- layer structure
- wirings
- semiconductor device
- silicon film
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shift Register Type Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は石英ガラス等の絶縁基板上に形成されるＴ Ｆ
’ｒ−ＣＭＯ５ＦＥＴを用いて構成される半導体装置
に関する。
’ｒ−ＣＭＯ５ＦＥＴを用いて構成される半導体装置
に関する。
薄膜トランジスタ（Ｔ Ｐ Ｔ）は高価なシリコン基板
上に形成する半導体素子に比べ、安価なガラス基板上に
形成できるとともに工程数も少なく、プロセスコストも
安価にできる利点を有している。さらに、機能素子と同
−基板に組み込むことにより、いわゆる軽薄短小化が実
現できる。従って、近年、ＴＰＴは各種デバイス、特に
センサー駆動用あるいは液晶表示駆動用等の大面積デバ
イスに応用されている。
上に形成する半導体素子に比べ、安価なガラス基板上に
形成できるとともに工程数も少なく、プロセスコストも
安価にできる利点を有している。さらに、機能素子と同
−基板に組み込むことにより、いわゆる軽薄短小化が実
現できる。従って、近年、ＴＰＴは各種デバイス、特に
センサー駆動用あるいは液晶表示駆動用等の大面積デバ
イスに応用されている。
従来のＴＰＴの構成を第２図に示す。このＴＰＴは次の
ようにして作製される。まず、ガラス基板１上に多結晶
シリコン膜の島２を形成したのち、表面を酸化し、ゲー
ト電極となる多結晶シリコン膜４を形成する。次にイオ
ン打ち込み法により、ソフト・ドレイン拡散層５を形成
し、層間絶縁膜６を形成したのちに、コンタクトホール
を開孔し、アルミニウム合金配線７を形成することによ
り得られる。
ようにして作製される。まず、ガラス基板１上に多結晶
シリコン膜の島２を形成したのち、表面を酸化し、ゲー
ト電極となる多結晶シリコン膜４を形成する。次にイオ
ン打ち込み法により、ソフト・ドレイン拡散層５を形成
し、層間絶縁膜６を形成したのちに、コンタクトホール
を開孔し、アルミニウム合金配線７を形成することによ
り得られる。
第３図はＴＰＴにより構成したＣＭＯＳダイナミックシ
フトレジスタの一例の回路図を示す。
フトレジスタの一例の回路図を示す。
第３図は、ＣＭＯＳダイナミックシフトレジスタの１ビ
ット分の構成を示しており、Ｐ型ＭＯ３ＦＥＴ １０１
，１０２、Ｎ型ＭＯ３ＦＥＴ １１１．１１２より成る
クロックドインバーター１３１及びＰ型ＭＯ５ＦＥＴ１
０３、Ｎ型ＭＯ３ＦＥＴ １１３より成るインバーター
１３２によりシフトレジスタが構成されている。
ット分の構成を示しており、Ｐ型ＭＯ３ＦＥＴ １０１
，１０２、Ｎ型ＭＯ３ＦＥＴ １１１．１１２より成る
クロックドインバーター１３１及びＰ型ＭＯ５ＦＥＴ１
０３、Ｎ型ＭＯ３ＦＥＴ １１３より成るインバーター
１３２によりシフトレジスタが構成されている。
また同図において１２１，１２２はそれぞれ、互いに逆
位相の転送りロック信号を与えるクロック端子であり、
１２３，１２４はそれぞれ正電源端子、負電源端子であ
る。第３図に示すように、ＴＰＴは機能素子と同一に組
み込まれることにより、大面積比が進み、それにつれて
第３図におけるシフトレジスタ中のＡΩ配線１２１’
。
位相の転送りロック信号を与えるクロック端子であり、
１２３，１２４はそれぞれ正電源端子、負電源端子であ
る。第３図に示すように、ＴＰＴは機能素子と同一に組
み込まれることにより、大面積比が進み、それにつれて
第３図におけるシフトレジスタ中のＡΩ配線１２１’
。
１２２’ 、１２３’ 、１２４’ （すなわちクロッ
ク信号ライン、定電位ライン）の長さは、ガラス基板の
長さにほぼ等しい長さになってきている。
ク信号ライン、定電位ライン）の長さは、ガラス基板の
長さにほぼ等しい長さになってきている。
般にＡＱ、配線に生ずる故障にはエレクトロマイグレー
ション故障、ストレスマイグレーション故障があり、こ
れらの発生は膜中の欠陥に依存するため、前述のように
大面積デバイス化に伴うＡΩ配線長の増大により、故障
発生の確立が増大する。さらに、ストレスマイグレーシ
ョン故障に関しては、外部から加わる圧力は基板サイズ
が大きくなることにより一層厳しい状態におかれること
になる。
ション故障、ストレスマイグレーション故障があり、こ
れらの発生は膜中の欠陥に依存するため、前述のように
大面積デバイス化に伴うＡΩ配線長の増大により、故障
発生の確立が増大する。さらに、ストレスマイグレーシ
ョン故障に関しては、外部から加わる圧力は基板サイズ
が大きくなることにより一層厳しい状態におかれること
になる。
一方、特開昭６１−３５５６４号公報では、ＴＦＴ部の
ＡＱ配線部を２層構造とした発明が開示されているが、
本発明で意図するようなＴＰＴを用いたＣＭＯ５ＦＥＴ
におけるクロック配線及び定電位配線等について、大面
積化に伴う前記の故障を回避するような提案は全く見ら
れない。
ＡＱ配線部を２層構造とした発明が開示されているが、
本発明で意図するようなＴＰＴを用いたＣＭＯ５ＦＥＴ
におけるクロック配線及び定電位配線等について、大面
積化に伴う前記の故障を回避するような提案は全く見ら
れない。
本発明は大面積化に伴うＴ Ｆ Ｔ−ＣＭＯ５ＦＥＴ等
におけるクロック信号ライン及び定電位ライン等のＡＱ
配線の故障を防止し、配線に関してより高信頼性の半導
体装置を提供することを目的とする。
におけるクロック信号ライン及び定電位ライン等のＡＱ
配線の故障を防止し、配線に関してより高信頼性の半導
体装置を提供することを目的とする。
本発明は絶縁基板上に形成されるＴＰＴを用いて構成さ
れる半導体装置において、互いに、逆位相の転送りロッ
ク配線及び定電位配線が部分的に２層構造となっている
ことを特徴とするものである。
れる半導体装置において、互いに、逆位相の転送りロッ
ク配線及び定電位配線が部分的に２層構造となっている
ことを特徴とするものである。
第１図は本発明に係る半導体装置における第３図に示し
たＣＭＯＳダイナミックシフトレジスタの丸印部分の拡
大図であり、第１図において、交差ハツチングで示した
部分が２層構造で形成され、単なるハツチングで示した
部分がＡＱのみの１層構造で形成されてなる。
たＣＭＯＳダイナミックシフトレジスタの丸印部分の拡
大図であり、第１図において、交差ハツチングで示した
部分が２層構造で形成され、単なるハツチングで示した
部分がＡＱのみの１層構造で形成されてなる。
なお、図中の１４は多結晶シリコン膜、１２１’ 。
１２２′はクロック信号ラインを示す。
なお、従来の半導体装置における第３図に示したＣＭＯ
Ｓダイナミックシフトレジスタの丸印部分の拡大図を第
４図に示す。この第１図の本発明デバイスと第４図の従
来デバイスとを第５図に示すストレス条件で配線の故障
に至る時間を比較したところ、第１図のデバイスでは第
４図のデバイスの故障時間の１０倍の長寿命を示した。
Ｓダイナミックシフトレジスタの丸印部分の拡大図を第
４図に示す。この第１図の本発明デバイスと第４図の従
来デバイスとを第５図に示すストレス条件で配線の故障
に至る時間を比較したところ、第１図のデバイスでは第
４図のデバイスの故障時間の１０倍の長寿命を示した。
第１図に示したデバイスの作製方法の一例を第６図のフ
ローシートを参照して以下に説明する。
ローシートを参照して以下に説明する。
表面を十分に研磨した透明石英ガラス１１を十分に洗浄
した後、活性層となるシリコン膜１２を減圧ＣＶＤ法に
より２０００人の膜厚に堆積し、島状にフォトリソグラ
フィー・エツチングする。この島状多結晶シリコン膜上
にドライ熱酸化を１０００℃で行い、ゲート絶縁膜とな
る熱酸化膜１３を形成する（第６図（ａ））。
した後、活性層となるシリコン膜１２を減圧ＣＶＤ法に
より２０００人の膜厚に堆積し、島状にフォトリソグラ
フィー・エツチングする。この島状多結晶シリコン膜上
にドライ熱酸化を１０００℃で行い、ゲート絶縁膜とな
る熱酸化膜１３を形成する（第６図（ａ））。
次いで、ゲート電極材料として、多結晶シリコン膜１４
を減圧ＣＶＤ法により堆積させて、電極として作用させ
るために抵抗を低くする。
を減圧ＣＶＤ法により堆積させて、電極として作用させ
るために抵抗を低くする。
この低抵抗化は、拡散剤を含む膜を堆積させ、熱拡散に
より低抵抗することも可能であるし、またはイオン打ち
込み法でも良い。その後、フォトリソグラフィー・エツ
チングによりパターニングする。この際、ＡΩ配線パタ
ーン中のクロック信号ライン及び定電位ラインに相当す
る部位にもこの多結晶シリコン膜１４′を残す（第６図
（ｂ） （ｃ））。
より低抵抗することも可能であるし、またはイオン打ち
込み法でも良い。その後、フォトリソグラフィー・エツ
チングによりパターニングする。この際、ＡΩ配線パタ
ーン中のクロック信号ライン及び定電位ラインに相当す
る部位にもこの多結晶シリコン膜１４′を残す（第６図
（ｂ） （ｃ））。
イオン打ち込み法によりソース・ドレイン領域１５を形
成し、層間絶縁膜１６としてリンド−プシリカガラス又
はノンドープシリカガラス、ボロンドープシリカガラス
を減圧ＣＶＤ法により堆積し、先のイオン打ち込み法に
よって打ち込まれたイオンを活性化するため、９００℃
でアニールを行う。またこの熱履歴により、先に述べた
層間絶縁膜１６はデンシファイし、さらに表面状態が平
坦化する（第６図（ｄ））。 次にソース・ドレイン領
域及びゲート部とコンタクトを取るためにコンタクトホ
ール１７をフォトリソグラフィー・エツチングにより開
孔する。この際、クロック信号ライン及び定電位ライン
に相当する箇所で、多結晶シリコン膜を残しておいたが
、この部分はＡｆｌとコンタクトを取るために上部の層
間絶縁膜１７′を、コンタクトホール開孔と同時にエツ
チング除却する（第６図（ｅ））。
成し、層間絶縁膜１６としてリンド−プシリカガラス又
はノンドープシリカガラス、ボロンドープシリカガラス
を減圧ＣＶＤ法により堆積し、先のイオン打ち込み法に
よって打ち込まれたイオンを活性化するため、９００℃
でアニールを行う。またこの熱履歴により、先に述べた
層間絶縁膜１６はデンシファイし、さらに表面状態が平
坦化する（第６図（ｄ））。 次にソース・ドレイン領
域及びゲート部とコンタクトを取るためにコンタクトホ
ール１７をフォトリソグラフィー・エツチングにより開
孔する。この際、クロック信号ライン及び定電位ライン
に相当する箇所で、多結晶シリコン膜を残しておいたが
、この部分はＡｆｌとコンタクトを取るために上部の層
間絶縁膜１７′を、コンタクトホール開孔と同時にエツ
チング除却する（第６図（ｅ））。
最後にＡＱ又は又はＡｌ１−１ｗｔ％ｓｉ合金１８をス
パッタリング法により堆積しフォトリソグラフィー・エ
ツチングにより形成する。かくしてクロック信号ライン
及び定電位ラインを２層構造にすることができる。２層
構造中、第１層目が低抵抗多結晶シリコン層で、第２層
目がＡ、 ｆｌである（第６図（ｆ））。
パッタリング法により堆積しフォトリソグラフィー・エ
ツチングにより形成する。かくしてクロック信号ライン
及び定電位ラインを２層構造にすることができる。２層
構造中、第１層目が低抵抗多結晶シリコン層で、第２層
目がＡ、 ｆｌである（第６図（ｆ））。
このような作製方法によれば、新たに多結晶シリコン膜
の堆積やフォトリソグラフィー・エツチング工程を増す
必要がなく、簡単な工程でコストアップにはならない。
の堆積やフォトリソグラフィー・エツチング工程を増す
必要がなく、簡単な工程でコストアップにはならない。
以上説明したように本発明によれば、石英ガラス等の絶
縁基板上に形成されるＴＦＴ−ＣＭσ５ＦＥＴを用いて
構成される半導体装置のクロック配線及び定電位配線が
部分的に２層構造とされているため、エレクトロマイグ
レーション及びストレスマイグレーションに対する耐性
が向上し、大面積デバイス化した場合にも信頼性の高い
半導体装置が得られる。
縁基板上に形成されるＴＦＴ−ＣＭσ５ＦＥＴを用いて
構成される半導体装置のクロック配線及び定電位配線が
部分的に２層構造とされているため、エレクトロマイグ
レーション及びストレスマイグレーションに対する耐性
が向上し、大面積デバイス化した場合にも信頼性の高い
半導体装置が得られる。
第１図は本発明に係る半導体装置のクロック配線部分の
拡大説明図である。 第２図は従来の半導体装置の断面図である。 第３図はＴＰＴにより構成したＣＭＯＳダイナミックシ
フトレジスタの一例の回路図である。 第４図は従来装置におけるクロック配線部分の拡大説明
図である。 第５図は半導体装置の故障時間を測定するのに用いた加
速試験手段を示す説明図である。 第６図は本発明に係る半導体装置を作製する工程を示す
フローシートである。 １１・・・透明石英ガラス １２・・・多結晶シリコン
膜１３・・・熱酸化膜 １４・・・多結晶シリコ
ン膜１５・・・ソース・ドレイン領域 １６・・・層間絶縁膜 １７・・・コンタクトホー
ル１８・・・ＡＱ配線 １２１．１２１’ 、１２２，１２２’・・・クロック
信号ライン１２３．１２３’ 、１２４，１２４’・・
・定電位ライン区区２層構造個所 囮］ １層ＡＩのみ個所
拡大説明図である。 第２図は従来の半導体装置の断面図である。 第３図はＴＰＴにより構成したＣＭＯＳダイナミックシ
フトレジスタの一例の回路図である。 第４図は従来装置におけるクロック配線部分の拡大説明
図である。 第５図は半導体装置の故障時間を測定するのに用いた加
速試験手段を示す説明図である。 第６図は本発明に係る半導体装置を作製する工程を示す
フローシートである。 １１・・・透明石英ガラス １２・・・多結晶シリコン
膜１３・・・熱酸化膜 １４・・・多結晶シリコ
ン膜１５・・・ソース・ドレイン領域 １６・・・層間絶縁膜 １７・・・コンタクトホー
ル１８・・・ＡＱ配線 １２１．１２１’ 、１２２，１２２’・・・クロック
信号ライン１２３．１２３’ 、１２４，１２４’・・
・定電位ライン区区２層構造個所 囮］ １層ＡＩのみ個所
Claims (1)
- １、絶縁基板上に形成される薄膜トランジスタを用いて
構成される半導体装置において、互いに逆位相の転送り
ロック配線及び定電位配線が部分的に２層構造となって
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108461A JPH02285678A (ja) | 1989-04-27 | 1989-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108461A JPH02285678A (ja) | 1989-04-27 | 1989-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285678A true JPH02285678A (ja) | 1990-11-22 |
Family
ID=14485356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108461A Pending JPH02285678A (ja) | 1989-04-27 | 1989-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285678A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118505A (en) * | 1997-01-21 | 2000-09-12 | Sharp Kabushiki Kaisha | Liquid crystal display device having color organic film as the interlayer insulator |
| US6229511B1 (en) | 1997-01-24 | 2001-05-08 | Sharp Kabushiki Kaisha | Active matrix substrate and method for fabricating the same |
| US6846703B2 (en) * | 1998-03-02 | 2005-01-25 | Seiko Epson Corporation | Three-dimensional device |
| JP2013231977A (ja) * | 2013-06-04 | 2013-11-14 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1989
- 1989-04-27 JP JP1108461A patent/JPH02285678A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118505A (en) * | 1997-01-21 | 2000-09-12 | Sharp Kabushiki Kaisha | Liquid crystal display device having color organic film as the interlayer insulator |
| US6229511B1 (en) | 1997-01-24 | 2001-05-08 | Sharp Kabushiki Kaisha | Active matrix substrate and method for fabricating the same |
| US6846703B2 (en) * | 1998-03-02 | 2005-01-25 | Seiko Epson Corporation | Three-dimensional device |
| JP2013231977A (ja) * | 2013-06-04 | 2013-11-14 | Semiconductor Energy Lab Co Ltd | 表示装置 |
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