JPS607181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS607181A JPS607181A JP58114556A JP11455683A JPS607181A JP S607181 A JPS607181 A JP S607181A JP 58114556 A JP58114556 A JP 58114556A JP 11455683 A JP11455683 A JP 11455683A JP S607181 A JPS607181 A JP S607181A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- film
- polycrystal silicon
- impurities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に多結晶シリ
コンと高融点金属硅化物からなる多層構造の電極及び配
線を有するＭＯ８半導体装置の製造方法に係る。
コンと高融点金属硅化物からなる多層構造の電極及び配
線を有するＭＯ８半導体装置の製造方法に係る。
近年、ＭＯ８半導体装置においてはダート電極及び配線
を低抵抗化して高速化を図るために多結晶シリコンと高
融点金属硅化物からなる積層構造（以下、ポリサイド構
造と略称する）が採用されるようになってきている。こ
のポリサイド構造においては、熱酸化時の高融点金属硅
化物の・母ターンの変形による素子特性の劣化を防ぐた
めある程度の厚さの多結晶シリコン膜が必要となるが多
結晶シリコンにドープする不純物濃度を高くし、多結晶
シリコンの膜厚をできるだけ薄く、高融点金属硅化物の
膜厚をできるだけ厚くすることが低抵抗化に有利となる
。
を低抵抗化して高速化を図るために多結晶シリコンと高
融点金属硅化物からなる積層構造（以下、ポリサイド構
造と略称する）が採用されるようになってきている。こ
のポリサイド構造においては、熱酸化時の高融点金属硅
化物の・母ターンの変形による素子特性の劣化を防ぐた
めある程度の厚さの多結晶シリコン膜が必要となるが多
結晶シリコンにドープする不純物濃度を高くし、多結晶
シリコンの膜厚をできるだけ薄く、高融点金属硅化物の
膜厚をできるだけ厚くすることが低抵抗化に有利となる
。
ところで、ポリサイド構造の？−）電極及び配線を形成
するには、半導体基板の素子領域上に絶縁膜を介して不
純物がドープされた多結晶シリコン膜及び高融点金属硅
化物を順次堆積した後、パターニングするわけであるが
、多結晶シリコン膜へ不純物をドープする方法としては
例えばｐ ｏ ｃ ｔ、を用いた熱拡散による方法、イ
オン注入による方法あるいはＣＶＤ法によりドープト多
結晶シリコン膜を堆積する方法が採用されている。しか
し、これらの方法にはそれぞれ以下のような欠点がある
。
するには、半導体基板の素子領域上に絶縁膜を介して不
純物がドープされた多結晶シリコン膜及び高融点金属硅
化物を順次堆積した後、パターニングするわけであるが
、多結晶シリコン膜へ不純物をドープする方法としては
例えばｐ ｏ ｃ ｔ、を用いた熱拡散による方法、イ
オン注入による方法あるいはＣＶＤ法によりドープト多
結晶シリコン膜を堆積する方法が採用されている。しか
し、これらの方法にはそれぞれ以下のような欠点がある
。
まず、ｐｏｃｚ、等を用いた熱拡散は最も一般的外方法
であるが、９００〜１０００℃でｐ ｏ ｃ ｔ３拡散
を行なうと、多結晶シリコンのグレイン成長が起こり、
多結晶シリコン膜表面に形成されたＰＳＧ膜を除去する
際にダレイン間にエッチャントが浸透してダート酸化膜
を侵食し、絶縁耐圧を著しく劣化させ、まだ多結晶シリ
コン膜の膜減りを生じさせる。このため、こうした信頼
性の低下を防ぐためには多結晶シリコン膜の膜厚をある
程度厚くしなければならず低抵抗化に不利となる。一方
、最近では反応性イオンエツチング（ＲＩＥ）を用いて
高融点金属硅化物及び多結晶シリコン膜を順次エツチン
グしてポリサイド構造のダート電極等を形成するが、多
結晶シリコン膜の膜厚が厚く、しかも熱拡散時にグレイ
ン成長が起こるとＲＩＥによる加工性が悪くなる。
であるが、９００〜１０００℃でｐ ｏ ｃ ｔ３拡散
を行なうと、多結晶シリコンのグレイン成長が起こり、
多結晶シリコン膜表面に形成されたＰＳＧ膜を除去する
際にダレイン間にエッチャントが浸透してダート酸化膜
を侵食し、絶縁耐圧を著しく劣化させ、まだ多結晶シリ
コン膜の膜減りを生じさせる。このため、こうした信頼
性の低下を防ぐためには多結晶シリコン膜の膜厚をある
程度厚くしなければならず低抵抗化に不利となる。一方
、最近では反応性イオンエツチング（ＲＩＥ）を用いて
高融点金属硅化物及び多結晶シリコン膜を順次エツチン
グしてポリサイド構造のダート電極等を形成するが、多
結晶シリコン膜の膜厚が厚く、しかも熱拡散時にグレイ
ン成長が起こるとＲＩＥによる加工性が悪くなる。
次に、イオン注入による方法では多結晶シリコン膜の層
抵抗を十分に下げるためには１０１５〜１０”ｃｍ”の
非常に高いドーズ量を必要とするため装置上の制約があ
るうえに、高Ｐ−ズ量のイオン注入によりダート酸化膜
に欠陥を発生させることがあるという問題点がある。こ
うした欠点は多結晶シリコン膜の膜厚が薄いほど顕著と
なる。
抵抗を十分に下げるためには１０１５〜１０”ｃｍ”の
非常に高いドーズ量を必要とするため装置上の制約があ
るうえに、高Ｐ−ズ量のイオン注入によりダート酸化膜
に欠陥を発生させることがあるという問題点がある。こ
うした欠点は多結晶シリコン膜の膜厚が薄いほど顕著と
なる。
更に、ＣＶＤ法によりドープト多結晶シリコン膜を堆積
する方法では、６００℃程度の熱処理であるのでグレイ
ン成長は問題とならないが、活性化した不純物原子が多
結晶シリコン膜内に存在する鴨合にはＲＩＥによる異方
性エツチングの際に多結晶シリコン膜にアンダーカット
が生じ易く、寸法制御が困難となる。
する方法では、６００℃程度の熱処理であるのでグレイ
ン成長は問題とならないが、活性化した不純物原子が多
結晶シリコン膜内に存在する鴨合にはＲＩＥによる異方
性エツチングの際に多結晶シリコン膜にアンダーカット
が生じ易く、寸法制御が困難となる。
本発明は上記事情に鑑みてなされたものであり、多結晶
シリコンと高融点金属硅化物からなる積層構造のダート
電極及び配線を形成するにあたシ、ダート絶縁膜の耐圧
劣化や加工性の低下を招くことなく比抵抗を小さくして
高速化を達成し得る半導体装置の製造方法を提供しよう
とするものである。
シリコンと高融点金属硅化物からなる積層構造のダート
電極及び配線を形成するにあたシ、ダート絶縁膜の耐圧
劣化や加工性の低下を招くことなく比抵抗を小さくして
高速化を達成し得る半導体装置の製造方法を提供しよう
とするものである。
本発明の半導体装置の製造方法は半導体基板の素子領域
表面に絶縁膜を介して不純物をドープしない第１の多結
晶シリコン膜、不純物を高濃度にドープした第２の多結
晶シリコン膜及び高融点金属硅化物を順次積層し、・母
ターニングしてｒ−ト電極を形成し、ソース、ドレイン
形成用のイオン注入を行なった後、熱処理を施して第２
の多結晶シリコン膜から第１の多結晶シリコン膜へ不純
物を拡散させるとともにソース。
表面に絶縁膜を介して不純物をドープしない第１の多結
晶シリコン膜、不純物を高濃度にドープした第２の多結
晶シリコン膜及び高融点金属硅化物を順次積層し、・母
ターニングしてｒ−ト電極を形成し、ソース、ドレイン
形成用のイオン注入を行なった後、熱処理を施して第２
の多結晶シリコン膜から第１の多結晶シリコン膜へ不純
物を拡散させるとともにソース。
ドレイン領域を形成することを骨子とするものである。
こうした方法によれば、多結晶シリコン膜に不純物をド
ープする際に、熱拡散あるいはイオン注入を用いないの
で、ダート絶縁膜の耐圧劣化等の問題は生じない。また
、第２の多結晶シリコン膜を薄くすることができるので
、ＲＩＥを用いた加工時にアンダカットが生じるおそれ
も少なくなり、寸法制御が容易となる。しだがって、第
１及び第２の多結晶シリコン膜の合計の膜厚を薄くして
低抵抗化することができる。
ープする際に、熱拡散あるいはイオン注入を用いないの
で、ダート絶縁膜の耐圧劣化等の問題は生じない。また
、第２の多結晶シリコン膜を薄くすることができるので
、ＲＩＥを用いた加工時にアンダカットが生じるおそれ
も少なくなり、寸法制御が容易となる。しだがって、第
１及び第２の多結晶シリコン膜の合計の膜厚を薄くして
低抵抗化することができる。
以下、本発明をＭＯＳ）ランジスタの製造に適用した実
施例を第１図〜第６図を参照して説明する。
施例を第１図〜第６図を参照して説明する。
まず、Ｐ型シリコン基板１０表面に通常の選択酸化法に
従い、フィールド酸化膜２を形成した後、フィールド酸
化膜２によって囲オれた素子領域表面に厚さ４００Ｘの
熱酸化膜３を形成する（第１図図示）。次に、全面に例
えば６００℃前後で５ｉＴ（４の熱分解によシネ細物を
Ｐ−デしない厚さ１００ＯＸの第１の多結晶シリコン膜
４を堆積し、更に連続してＳｉＨ４とＡ、ｓＨｌの熱分
解により砒素をドープした厚さ２５０にの第２の多結晶
シリコン膜５を堆積する。この第２の多結晶シリコン膜
５の砒素濃度は約２．５ Ｘ １０２１．ｍ−９となる
。つづいて、ス／ぐツタリングにより全面に厚さ３００
０χのＭｏＳｉ膜６を堆積する（第２図図示）。
従い、フィールド酸化膜２を形成した後、フィールド酸
化膜２によって囲オれた素子領域表面に厚さ４００Ｘの
熱酸化膜３を形成する（第１図図示）。次に、全面に例
えば６００℃前後で５ｉＴ（４の熱分解によシネ細物を
Ｐ−デしない厚さ１００ＯＸの第１の多結晶シリコン膜
４を堆積し、更に連続してＳｉＨ４とＡ、ｓＨｌの熱分
解により砒素をドープした厚さ２５０にの第２の多結晶
シリコン膜５を堆積する。この第２の多結晶シリコン膜
５の砒素濃度は約２．５ Ｘ １０２１．ｍ−９となる
。つづいて、ス／ぐツタリングにより全面に厚さ３００
０χのＭｏＳｉ膜６を堆積する（第２図図示）。
次いで、図示しないホトレノスト・母ターンをマスクと
してＣｔ２− Ｏ，系のガスを用いた反応性イオンエツ
チング（ＪｔｌＥ）によリックターニングを行ない、第
１の多結晶シリコン膜ノ２ターン４′、第２の多結晶シ
リコン膜／４’ターン５′及びＭｏ５１膜・平ターン６
′からなるダート電極７を形成する。
してＣｔ２− Ｏ，系のガスを用いた反応性イオンエツ
チング（ＪｔｌＥ）によリックターニングを行ない、第
１の多結晶シリコン膜ノ２ターン４′、第２の多結晶シ
リコン膜／４’ターン５′及びＭｏ５１膜・平ターン６
′からなるダート電極７を形成する。
なお、このダート電極７は配線としても使用される（第
３図図示）。
３図図示）。
次いで、前記ホトレジストパターンを除去した後、デー
ト電極７をマスクとして前記熱酸化膜３をエツチング除
去してｒ−ト酸化膜８を形成し、基板１を露出させた後
、加速エネルギー４０ｋｅＶ、ドーズ量３ Ｘ １０”
ｃｍ−２（Ｄ条件で砒素をイオン注入する（第４図図示
）。
ト電極７をマスクとして前記熱酸化膜３をエツチング除
去してｒ−ト酸化膜８を形成し、基板１を露出させた後
、加速エネルギー４０ｋｅＶ、ドーズ量３ Ｘ １０”
ｃｍ−２（Ｄ条件で砒素をイオン注入する（第４図図示
）。
次いで、１０００℃のドライ酸素中で３０分間熱処理し
、第２の多結晶シリコン膜・ぐターン５′から第１の多
結晶シリコン膜パターン４′へ砒素を拡散させて砒素濃
度の均一化した多結晶シリコン膜パターン９を形成する
とともにイオン注入した砒素を活性化してｎ＋型ソース
、トゝレイン領域１θ、１１を形成する。また、この際
基板１表面には熱酸化膜１２が形成される（第５図図示
）。
、第２の多結晶シリコン膜・ぐターン５′から第１の多
結晶シリコン膜パターン４′へ砒素を拡散させて砒素濃
度の均一化した多結晶シリコン膜パターン９を形成する
とともにイオン注入した砒素を活性化してｎ＋型ソース
、トゝレイン領域１θ、１１を形成する。また、この際
基板１表面には熱酸化膜１２が形成される（第５図図示
）。
次いで、通常の方法により全面にＣＶＤ酸化膜１３を堆
積した後、コンタクトホール１４゜１４を開孔し、更に
全面にＡｔ膜を蒸着した後、ノリーニングしてｋｌ配線
１５．１５を形成し、ＭＯＳ）ランジスタを製造する（
第６図図示）。
積した後、コンタクトホール１４゜１４を開孔し、更に
全面にＡｔ膜を蒸着した後、ノリーニングしてｋｌ配線
１５．１５を形成し、ＭＯＳ）ランジスタを製造する（
第６図図示）。
しかして、本発明方法によれば、ダート電極７を構成す
る多結晶シリコン膜・母ターン９に砒素をドープするた
めに、不純物をドープしていない第１の多結晶シリコン
膜４、堆積時に不純物を高濃度にドープした第２の多結
晶シリコン膜５及びＭｏ５ｔ膜６を順次堆積した後、・
平ターニングし、更に熱処理して砒素を拡散させるとい
う方法をとっているので、ｐ ｏ ｃ ｔ３等を用いた
熱拡散あるいはイオン注入を用いた場合の欠点は生じな
い。すなわち、熱拡散時の多結晶シリコンのグレイン成
長が原因となり、多結晶シリコン膜表面のＰＳＧ膜を除
去するために生じるダート酸化膜の絶縁耐圧不良がなく
なり、多結晶シリコン膜の膜減りもなくなるので、信頼
性の低下を防止することができる。また、イオン注入を
用いた場合のようにダート酸化膜に欠陥を発生させるこ
ともない。更に、従来のＣＶＤ法により予め不純物がＰ
−ゾされた多結晶シリコン膜と高融点金属硅化物の二層
構造とする方法の場合には活性化した不純物の存在する
多結晶シリコン膜の膜厚が厚いためＲＩＥによるエツチ
ング時にアンダカットが生じ易く、寸法制御が困難とな
るが、本発明方法では三層構造であるため中間層として
の高濃度に砒素がドープされた第２の多結晶シリコン膜
６の膜厚を約２５０Ｘ程度と非常に薄くでき、アンダカ
ットの発生を防止することができる。
る多結晶シリコン膜・母ターン９に砒素をドープするた
めに、不純物をドープしていない第１の多結晶シリコン
膜４、堆積時に不純物を高濃度にドープした第２の多結
晶シリコン膜５及びＭｏ５ｔ膜６を順次堆積した後、・
平ターニングし、更に熱処理して砒素を拡散させるとい
う方法をとっているので、ｐ ｏ ｃ ｔ３等を用いた
熱拡散あるいはイオン注入を用いた場合の欠点は生じな
い。すなわち、熱拡散時の多結晶シリコンのグレイン成
長が原因となり、多結晶シリコン膜表面のＰＳＧ膜を除
去するために生じるダート酸化膜の絶縁耐圧不良がなく
なり、多結晶シリコン膜の膜減りもなくなるので、信頼
性の低下を防止することができる。また、イオン注入を
用いた場合のようにダート酸化膜に欠陥を発生させるこ
ともない。更に、従来のＣＶＤ法により予め不純物がＰ
−ゾされた多結晶シリコン膜と高融点金属硅化物の二層
構造とする方法の場合には活性化した不純物の存在する
多結晶シリコン膜の膜厚が厚いためＲＩＥによるエツチ
ング時にアンダカットが生じ易く、寸法制御が困難とな
るが、本発明方法では三層構造であるため中間層として
の高濃度に砒素がドープされた第２の多結晶シリコン膜
６の膜厚を約２５０Ｘ程度と非常に薄くでき、アンダカ
ットの発生を防止することができる。
以上のようなことから第１及び第２の多結晶シリコン膜
４，５の合■１の膜厚、すなわちケ゛−ト電極７を構成
する多結晶シリコン膜パターン９の膜厚をできるだけ薄
くすることができるので、ポリサイド構造のケ°−ト電
極（及び配線）７の比抵抗を小さくすることができ、素
子及び回路の高速動作が可能となる。
４，５の合■１の膜厚、すなわちケ゛−ト電極７を構成
する多結晶シリコン膜パターン９の膜厚をできるだけ薄
くすることができるので、ポリサイド構造のケ°−ト電
極（及び配線）７の比抵抗を小さくすることができ、素
子及び回路の高速動作が可能となる。
なお、上記実施例では第２図図示の工程で第１及び第２
の多結晶シリコン膜４，５を同一のＣＶＤ装置内で連続
的に堆積したが、別々のＣＶＤ装置を用いて順次堆積し
てもよい。
の多結晶シリコン膜４，５を同一のＣＶＤ装置内で連続
的に堆積したが、別々のＣＶＤ装置を用いて順次堆積し
てもよい。
また、上記実施例では示していないが、ダイレクトコン
タクトの配線に本発明方法を適用した場合でも十分良好
なオーミック性を得ることができる。
タクトの配線に本発明方法を適用した場合でも十分良好
なオーミック性を得ることができる。
以上詳述した如く本発明によれば、ダート絶縁膜の耐圧
劣化や加工性の低下を招くことなく比抵抗の小さい、１
５１Ｊサイド構造のｒ−）電極及び配線を形成すること
ができ、高速化を達成し得る半導体装置の製造方法を提
供できるものである。
劣化や加工性の低下を招くことなく比抵抗の小さい、１
５１Ｊサイド構造のｒ−）電極及び配線を形成すること
ができ、高速化を達成し得る半導体装置の製造方法を提
供できるものである。
第１図〜第６図は本発明の実施例における７Ｉ？リサイ
ド構造のＭＯＳ）ランジスタの製造方法を示す断面図で
ある。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・熱酸化膜、４・・・第１の多結晶シリコン膜
、４′・・・＠１の多結晶シリコン膜・ぐターン、５・
・第２の多結晶シリコン膜、５′・・・第２の多結晶シ
リコン膜ノぞターン、６・・・Ｍｏ Ｓ ｉ ｆｉｌ
、 ６’・・・ｖｏｓ＋膜ノｆターン、７・・・ｒ−上
電極、８・・・ダート酸化膜、９・・・多結晶シリコン
膜ノ４ターフ、１０．１１・・・ｎ＋型ソース、ドレイ
ン領域、１２・・・熱酸化膜、１３・・・ＣＶＤ酸化膜
、１４・・・コンタクトホ・−ル、１５・・・Ａｔ配線
。 出願人代理人 弁理士 鈴 江 武 彦１ 第１図 第２図 第３図 一４二
ド構造のＭＯＳ）ランジスタの製造方法を示す断面図で
ある。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・熱酸化膜、４・・・第１の多結晶シリコン膜
、４′・・・＠１の多結晶シリコン膜・ぐターン、５・
・第２の多結晶シリコン膜、５′・・・第２の多結晶シ
リコン膜ノぞターン、６・・・Ｍｏ Ｓ ｉ ｆｉｌ
、 ６’・・・ｖｏｓ＋膜ノｆターン、７・・・ｒ−上
電極、８・・・ダート酸化膜、９・・・多結晶シリコン
膜ノ４ターフ、１０．１１・・・ｎ＋型ソース、ドレイ
ン領域、１２・・・熱酸化膜、１３・・・ＣＶＤ酸化膜
、１４・・・コンタクトホ・−ル、１５・・・Ａｔ配線
。 出願人代理人 弁理士 鈴 江 武 彦１ 第１図 第２図 第３図 一４二
Claims (1)
- 一導電型の半導体基板の素子領域表面に絶縁膜を形成す
る工程と、全面に不純物をドープしない第１の多結晶シ
リコン膜、不純物を高濃度にドープした第２の多結晶シ
リコン膜及び高融点金属硅化物を順次堆積する工程と、
これらを順次／４’ターニングしてダート電極を形成す
る工程と、該ｒ−）電極をマスクとして基板と逆導電型
の不純物をイオン注入する工程と、熱処理を施して前記
第２の多結晶シリコン膜から第１の多結晶シリコン膜へ
不純物を拡散させるとともに前記イオン注入層を活性化
してソース、ドレイン領域を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114556A JPS607181A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114556A JPS607181A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607181A true JPS607181A (ja) | 1985-01-14 |
Family
ID=14640756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114556A Pending JPS607181A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276264A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | 半導体装置の製造方法 |
| JPH02142178A (ja) * | 1988-11-22 | 1990-05-31 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-25 JP JP58114556A patent/JPS607181A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276264A (ja) * | 1985-05-30 | 1986-12-06 | Nec Corp | 半導体装置の製造方法 |
| JPH02142178A (ja) * | 1988-11-22 | 1990-05-31 | Toshiba Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0564456B2 (ja) | ||
| JPS5946107B2 (ja) | Ｍｉｓ型半導体装置の製造法 | |
| JPS59965A (ja) | 半導体装置の製造方法 | |
| JPH0361338B2 (ja) | ||
| JPS5843912B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS607181A (ja) | 半導体装置の製造方法 | |
| KR100311498B1 (ko) | 반도체 소자의 이중 게이트 형성방법 | |
| JPS5922342A (ja) | 半導体装置の製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPS60193333A (ja) | 半導体装置の製造方法 | |
| JPH0897212A (ja) | 半導体装置の製造方法 | |
| JPS60133755A (ja) | 半導体装置の製造方法 | |
| JPH04338650A (ja) | 半導体装置の製造方法 | |
| JPS62115776A (ja) | 半導体装置の製造方法 | |
| JPH05136353A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0444250A (ja) | 半導体装置の製造方法 | |
| JP2911255B2 (ja) | 半導体装置及びその製造方法 | |
| JP3022629B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61154145A (ja) | 半導体装置の製造方法 | |
| JPS6276677A (ja) | 半導体装置の製造方法 | |
| JPS6057974A (ja) | 半導体装置の製造方法 | |
| JPS63143841A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS61242057A (ja) | 多結晶シリコン抵抗の製造方法 | |
| JPH022118A (ja) | 半導体装置の製造方法 | |
| JP2002314064A (ja) | 半導体装置の製造方法 |