JPH02285679A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH02285679A JPH02285679A JP1106553A JP10655389A JPH02285679A JP H02285679 A JPH02285679 A JP H02285679A JP 1106553 A JP1106553 A JP 1106553A JP 10655389 A JP10655389 A JP 10655389A JP H02285679 A JPH02285679 A JP H02285679A
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- Japan
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- insulating film
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- cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、主電流部及びこの主電流部の電流に追従す
るエミュレーション電流部を有する電力用半導体素子に
関するものである。
るエミュレーション電流部を有する電力用半導体素子に
関するものである。
［従来技術］
電力用半導体素子の電流を制限するためには、素子の電
流レベルを感知しな（りればならない。素子の電流レベ
ルを検出する方法としては、例えば、特開昭６０−９４
７７２号公報やＵＳＰ４５５３０８４に示されている。
流レベルを感知しな（りればならない。素子の電流レベ
ルを検出する方法としては、例えば、特開昭６０−９４
７７２号公報やＵＳＰ４５５３０８４に示されている。
この方法によれば、主電流部及びエミュレーション電流
部が、電気的・熱的に緊密に結合され、かつこれらの電
流部が同じ製造工程で形成されているためエミュレーシ
ョン電流部の電流レベルは素子の主電流部の電流レベル
にほぼ正確に比例するというものである。
部が、電気的・熱的に緊密に結合され、かつこれらの電
流部が同じ製造工程で形成されているためエミュレーシ
ョン電流部の電流レベルは素子の主電流部の電流レベル
にほぼ正確に比例するというものである。
［発明が解決しようとする課題］
ところが、このような構造を有する半導体素子は、第７
図に示すように、主電流部１とエミュレーション電流部
２との間に奇生トランジスタが存在しく第７図では寄生
１〜ランジスタのチャネル部３を示す）、その奇生トラ
ンジスタは第８図に示すように電気接続されている（こ
の関係の文献として、Ｉ ＥＥＥ、ＩＥＤＭ８３．１６
・６を挙げておく）。そして、この奇生トランジスタが
オンする条件下では、素子の誤動作の発生や素子電流検
出精度が劣化する等の悪影響がある。
図に示すように、主電流部１とエミュレーション電流部
２との間に奇生トランジスタが存在しく第７図では寄生
１〜ランジスタのチャネル部３を示す）、その奇生トラ
ンジスタは第８図に示すように電気接続されている（こ
の関係の文献として、Ｉ ＥＥＥ、ＩＥＤＭ８３．１６
・６を挙げておく）。そして、この奇生トランジスタが
オンする条件下では、素子の誤動作の発生や素子電流検
出精度が劣化する等の悪影響がある。
この発明の目的は、寄生ｌ−ランジリスによる悪影響を
回避して信頼性の高い電力用半導体素子を提供すること
にある。
回避して信頼性の高い電力用半導体素子を提供すること
にある。
［課題を解決するための手段］
この発明は、絶縁ゲート形のトランジスタセルにて複数
の能動領域セルを形成し、能動領域セルの内の少なくと
も１つを主電流部とするとともに、前記能動領域セルの
うち別の１つをエミュレーション電流部とし、前記主電
流部及びエミュレーション電流部に接触する共通のドレ
インを形成するとともに主電流部とエミュレーション電
流部にそれぞれ接触する個別のソースを形成した電力用
半導体素子において、 前記主電流部とエミュレーション電流部との間に前記能
動領域セルのグー１〜絶縁膜よりも膜厚が厚い絶縁膜を
形成した電力用半導体素子をその要旨とするものでおる
。
の能動領域セルを形成し、能動領域セルの内の少なくと
も１つを主電流部とするとともに、前記能動領域セルの
うち別の１つをエミュレーション電流部とし、前記主電
流部及びエミュレーション電流部に接触する共通のドレ
インを形成するとともに主電流部とエミュレーション電
流部にそれぞれ接触する個別のソースを形成した電力用
半導体素子において、 前記主電流部とエミュレーション電流部との間に前記能
動領域セルのグー１〜絶縁膜よりも膜厚が厚い絶縁膜を
形成した電力用半導体素子をその要旨とするものでおる
。
［作用］
能動領域セルのゲート絶縁膜よりも膜厚が厚い絶縁膜に
て主電流部とエミュレーション電流部との間に形成され
る寄生！〜ランジリスのスレッショルド電圧が上がり、
奇生トランジスタがオンすることが抑制される。
て主電流部とエミュレーション電流部との間に形成され
る寄生！〜ランジリスのスレッショルド電圧が上がり、
奇生トランジスタがオンすることが抑制される。
［実施例］
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
第２図には電力用半導体素子の簡略断面図を示し、シリ
コン基板９は能動領域１０と終端領域１１とに区画され
る。第１図は第２図の能動領域１０の一部を拡大した図
でおる。
コン基板９は能動領域１０と終端領域１１とに区画され
る。第１図は第２図の能動領域１０の一部を拡大した図
でおる。
第１図において、シリコン基板９には多数の縦型Ｄ−Ｍ
Ｏ３ｌ〜ランジスタセル１２，１３．’１４が配置され
ている。このＭＯＳトランジスタセル１２．１３．１４
にて複数の能動領域セルか形成され、能動領域セルの内
の少なくとも１つを主電流部とするとともに、能動領域
セルのうち別の１つをエミュレーション電流部としてい
る。本実施例ではＭＯ３ｌ〜ランジリスセル１２．１４
にて主電流部が形成されるとともにＭＯＳトランジスタ
セル１３にてエミュレーション電流部が形成されでいる
。
Ｏ３ｌ〜ランジスタセル１２，１３．’１４が配置され
ている。このＭＯＳトランジスタセル１２．１３．１４
にて複数の能動領域セルか形成され、能動領域セルの内
の少なくとも１つを主電流部とするとともに、能動領域
セルのうち別の１つをエミュレーション電流部としてい
る。本実施例ではＭＯ３ｌ〜ランジリスセル１２．１４
にて主電流部が形成されるとともにＭＯＳトランジスタ
セル１３にてエミュレーション電流部が形成されでいる
。
以下に具体的構成を詳細に説明していく。高濃度にドー
プされたＮ導電型領域１５上に低濃度にドープされたＮ
導電型領域１６が形成されている。
プされたＮ導電型領域１５上に低濃度にドープされたＮ
導電型領域１６が形成されている。
この領域１６はＮ導電型領域１５の上にエピタキシャル
成長させたものである。
成長させたものである。
又、Ｎ導電型領域１６にはＰ導電型領域１７が配設され
、この領域１７は２つの相異なる抵抗率の部分１７ａ、
１７ｂを有している。Ｐ導電型領域１７内には高濃度に
ドープされたＮ導電型領域１８が配設されている。Ｐ導
電型領域１７は、上から見た場合、例えば矩形又は円形
の境界を持つように形成され、Ｎ導電型領域１８は、上
から見た場合、例えばＰ導電型領域１７に矩形又は円形
のループとして形成される。
、この領域１７は２つの相異なる抵抗率の部分１７ａ、
１７ｂを有している。Ｐ導電型領域１７内には高濃度に
ドープされたＮ導電型領域１８が配設されている。Ｐ導
電型領域１７は、上から見た場合、例えば矩形又は円形
の境界を持つように形成され、Ｎ導電型領域１８は、上
から見た場合、例えばＰ導電型領域１７に矩形又は円形
のループとして形成される。
ゲート電極１９はＮ型導電性ポリシリコンで形成され、
各セル１２，１３．１４に対し共通のゲートとなってい
る。このグー１〜電極１９は二酸化シリコン層等の絶縁
膜２０によってシリコン基板９の上面から隔てられてい
る。又、ゲート電極１９の上部及び側部は絶縁層２１に
より覆われている。そして、第２図においてＡ部に示す
ように、グー１〜電極１９の一部は金属の外部接続用端
子３２に接触し、この端子３２は酸化物等の絶縁層２１
によってシリコン基板９から分離されている。
各セル１２，１３．１４に対し共通のゲートとなってい
る。このグー１〜電極１９は二酸化シリコン層等の絶縁
膜２０によってシリコン基板９の上面から隔てられてい
る。又、ゲート電極１９の上部及び側部は絶縁層２１に
より覆われている。そして、第２図においてＡ部に示す
ように、グー１〜電極１９の一部は金属の外部接続用端
子３２に接触し、この端子３２は酸化物等の絶縁層２１
によってシリコン基板９から分離されている。
尚、ゲート電極１９をＭＯ，Ｗ等耐熱導電性材利で形成
してもよい。
してもよい。
シリコン基板９の下側にはドレイン電極２２が形成され
、このドレイン電極２２はＴｉ −Ｎｉ （７）ような
被着された金属で形成され、各セル１２゜１３．１４に
対して共通のドレインを構成する。
、このドレイン電極２２はＴｉ −Ｎｉ （７）ような
被着された金属で形成され、各セル１２゜１３．１４に
対して共通のドレインを構成する。
主電流部ソース電極２３は主電流部のＭＯ８ｌ〜ランジ
リスセル１２．１４と接触し、エミュレーション電流部
ソース電極２４はエミュレーション電流部のＭＯＳトラ
ンジスタセル１３と接触している。この主電流部ソース
電極２３は絶縁層２１によってシリコン基板９から分離
され、外部接続用端子（図示しない）に接続されている
。尚、ソース電極２３は直接フィールドリング２５（第
２図参照）と接触してもよく、この場合フィールドリン
グ２５はソース電極２３と同じ電圧になる。
リスセル１２．１４と接触し、エミュレーション電流部
ソース電極２４はエミュレーション電流部のＭＯＳトラ
ンジスタセル１３と接触している。この主電流部ソース
電極２３は絶縁層２１によってシリコン基板９から分離
され、外部接続用端子（図示しない）に接続されている
。尚、ソース電極２３は直接フィールドリング２５（第
２図参照）と接触してもよく、この場合フィールドリン
グ２５はソース電極２３と同じ電圧になる。
そして、本実施例では主電流部とエミュレーション電流
部との境界線におけるゲート電極１つの下側には、酸化
膜等で形成される奇生トランジスタ防止のための絶縁膜
２６が配設されている。この絶縁膜２６の膜厚はＭＯＳ
トランジスタセル１２．１３，１４のゲート電極１９下
の絶縁膜２０よりも膜厚が厚くなっている。より具体的
には、通常使用電圧５Ｖをグー１〜〜ドレイン間に印加
しても第７図に示すチャネル部３をもつ奇生ラテラル１
〜ランジスタがオンしない絶縁膜厚として、３０００Ａ
以上である。
部との境界線におけるゲート電極１つの下側には、酸化
膜等で形成される奇生トランジスタ防止のための絶縁膜
２６が配設されている。この絶縁膜２６の膜厚はＭＯＳ
トランジスタセル１２．１３，１４のゲート電極１９下
の絶縁膜２０よりも膜厚が厚くなっている。より具体的
には、通常使用電圧５Ｖをグー１〜〜ドレイン間に印加
しても第７図に示すチャネル部３をもつ奇生ラテラル１
〜ランジスタがオンしない絶縁膜厚として、３０００Ａ
以上である。
この絶縁膜２６の膜厚及び材質は酸化膜等で形成される
フィールド絶縁膜２７（第２図参照）と同じであること
が望ましく、シリコン基板９上にフィールド絶縁膜２７
を形成する時にフィールド絶縁膜２７の形成用マスク（
図示せず）を変更することによって容易に達成すること
ができ、これによって絶縁膜２６及びフィールド絶縁膜
２７を同時に形成することができる。
フィールド絶縁膜２７（第２図参照）と同じであること
が望ましく、シリコン基板９上にフィールド絶縁膜２７
を形成する時にフィールド絶縁膜２７の形成用マスク（
図示せず）を変更することによって容易に達成すること
ができ、これによって絶縁膜２６及びフィールド絶縁膜
２７を同時に形成することができる。
奇生トランジスタは、主電流部とエミュレーション電流
部のＰ導電型領域１７及びＮ導電型領域１６及びグー１
〜絶縁膜２０．ゲート電極１９から形成されるＭＯ３形
トランジスタである。そして、第８図において、ドレイ
ン電圧に対するゲート電圧によって奇生トランジスタが
オン・オフして主電流部ソースとエミュレーション電流
部ソースとの間が導通したり切れたりする。この寄生ト
ランジスタがオンするような条件下で、主電流部ソース
電極２３とエミュレーション電流部ソース電極２４との
間に電圧差が生じると、寄生トランジスタに電流が流れ
、電力用素子の素子電流を高精度に検出することができ
なくなる。
部のＰ導電型領域１７及びＮ導電型領域１６及びグー１
〜絶縁膜２０．ゲート電極１９から形成されるＭＯ３形
トランジスタである。そして、第８図において、ドレイ
ン電圧に対するゲート電圧によって奇生トランジスタが
オン・オフして主電流部ソースとエミュレーション電流
部ソースとの間が導通したり切れたりする。この寄生ト
ランジスタがオンするような条件下で、主電流部ソース
電極２３とエミュレーション電流部ソース電極２４との
間に電圧差が生じると、寄生トランジスタに電流が流れ
、電力用素子の素子電流を高精度に検出することができ
なくなる。
さらに、奇生トランジスタがエンハンスメン１〜タイプ
になっているときは、主トランジスタがオンのときに、
奇生トランジスタがオフのため、オンからオフの過渡時
に寄生１〜ランジスタがオンするか、又は高温で奇生ト
ランジスタのリークが増えた時等、影響は限定される。
になっているときは、主トランジスタがオンのときに、
奇生トランジスタがオフのため、オンからオフの過渡時
に寄生１〜ランジスタがオンするか、又は高温で奇生ト
ランジスタのリークが増えた時等、影響は限定される。
しかし、奇生トランジスタがデイプレッションタイプに
なっていると、通常動作時に常に奇生トランジスタがオ
ンしバイパス電流が流れ精度に影響してしまう。本実施
例のＮボリシリゲ−１〜でＮチャンネルのＤ−ＭＯＳに
おいては基板濃度（Ｎ導電型領域１６の濃度）が界面電
荷の影響を考慮して１０１６ａｔｍｓ／ｃｃ以下でスレ
ッショルド電圧は１Ｖ以下となっているが、１０１５ａ
ｔｍｓ／ｃｃ以下ではデイプレッションタイプになりや
すい。そのため、基板濃度（Ｎ導電型領域１６の濃度〉
の低イ１０１０１５ａｔ／ＣＣ近辺以下を使用する高耐
圧素子では絶縁膜２６によるスレッショルド電圧を上げ
る効果は大きい。
なっていると、通常動作時に常に奇生トランジスタがオ
ンしバイパス電流が流れ精度に影響してしまう。本実施
例のＮボリシリゲ−１〜でＮチャンネルのＤ−ＭＯＳに
おいては基板濃度（Ｎ導電型領域１６の濃度）が界面電
荷の影響を考慮して１０１６ａｔｍｓ／ｃｃ以下でスレ
ッショルド電圧は１Ｖ以下となっているが、１０１５ａ
ｔｍｓ／ｃｃ以下ではデイプレッションタイプになりや
すい。そのため、基板濃度（Ｎ導電型領域１６の濃度〉
の低イ１０１０１５ａｔ／ＣＣ近辺以下を使用する高耐
圧素子では絶縁膜２６によるスレッショルド電圧を上げ
る効果は大きい。
このように本実施例は、ＭＯＳトランジスタセル−２，
１３，１４（絶縁ゲート形のトランジスタセル）にて複
数の能動領域セルを形成し、能動領域セルの内の少なく
ても１つを主電流部とするとともに、能動領域セルのう
ち別の１つをエミュレーション電流部とし、主電流部及
びエミュレション電流部に接触する共通のドレインを形
成するとともに主電流部とエミュレーション電流部にそ
れぞれ接触する個別のソースを形成し、主電流部とエミ
ュレーション電流部との間（寄生１〜ランジスタのチャ
ンネル部３上）にＭＯＳトランジスタセル１２，１３，
１４のグー１〜絶縁膜２０よりも膜厚が厚い絶縁膜２６
を形成した。その結果、寄生１〜ランジスタのスレッシ
ョルド電圧を上げ奇生トランジスタがオンしない構造と
することができる。よって、素子の誤動作や素子電流レ
ベル検出精度の低下を防止し、信頼性の高いものとする
ことができる。
１３，１４（絶縁ゲート形のトランジスタセル）にて複
数の能動領域セルを形成し、能動領域セルの内の少なく
ても１つを主電流部とするとともに、能動領域セルのう
ち別の１つをエミュレーション電流部とし、主電流部及
びエミュレション電流部に接触する共通のドレインを形
成するとともに主電流部とエミュレーション電流部にそ
れぞれ接触する個別のソースを形成し、主電流部とエミ
ュレーション電流部との間（寄生１〜ランジスタのチャ
ンネル部３上）にＭＯＳトランジスタセル１２，１３，
１４のグー１〜絶縁膜２０よりも膜厚が厚い絶縁膜２６
を形成した。その結果、寄生１〜ランジスタのスレッシ
ョルド電圧を上げ奇生トランジスタがオンしない構造と
することができる。よって、素子の誤動作や素子電流レ
ベル検出精度の低下を防止し、信頼性の高いものとする
ことができる。
尚、この発明は上記実施例に限定されることなく、例え
ば、上記実施例ではＭＯＳトランジスタにてセルを形成
したが、ＩＧＢＴ−ＦＧＴＯにてセルを形成してもよい
。このＩＧＢＴ及びＧＴＯを使用する場合、実施例のド
レインは「アノード」を、ソースは１カソード」を意味
する。
ば、上記実施例ではＭＯＳトランジスタにてセルを形成
したが、ＩＧＢＴ−ＦＧＴＯにてセルを形成してもよい
。このＩＧＢＴ及びＧＴＯを使用する場合、実施例のド
レインは「アノード」を、ソースは１カソード」を意味
する。
又、第３図に示すように、絶縁膜２６の下にＰ導電型領
域２８（ソースと逆導電型の拡散層）を配設してもよい
。即ち、奇生トランジスタ防止のための絶縁膜２６を設
けるために主電流部とエミュレーション電流部との間隔
が長くなり主電流部及びエミュレーション電流部のドレ
イン−ソース間耐圧の低下を招き易いが、Ｐ導電型領域
２８によりこれを防止できる。つまり、Ｐ導電型領域２
８によりドレイン−ソース間に高電圧が印加されたとき
に、空乏層を繋ぐようにしている（電界緩和）。
域２８（ソースと逆導電型の拡散層）を配設してもよい
。即ち、奇生トランジスタ防止のための絶縁膜２６を設
けるために主電流部とエミュレーション電流部との間隔
が長くなり主電流部及びエミュレーション電流部のドレ
イン−ソース間耐圧の低下を招き易いが、Ｐ導電型領域
２８によりこれを防止できる。つまり、Ｐ導電型領域２
８によりドレイン−ソース間に高電圧が印加されたとき
に、空乏層を繋ぐようにしている（電界緩和）。
この場合、Ｐ導電型領域２８は上からみて、絶縁膜２６
のエツジよりも内側に形成する必要がある。即ち、第３
図では距離ρだけ内側に配置して、寄生トランジスタの
チャネルが繋がらないようにしている。又、Ｐ導電型領
域２８は、ＭＯＳトランジスタセル１２，１３．１４の
Ｐ導電型領域１７及びフィールドリング（Ｐ領域）２５
を形成する時、同時に形成される。つまり、シリコン基
板９にＰ導電型領域１７ａ、２５を形成する時に、Ｐ導
電型領域１７ａ、２５の形成マスクを変更す１す ることによって容易に達成することができ、これによっ
てＰ導電型領域２８とＰ導電型領域１７ａ。
のエツジよりも内側に形成する必要がある。即ち、第３
図では距離ρだけ内側に配置して、寄生トランジスタの
チャネルが繋がらないようにしている。又、Ｐ導電型領
域２８は、ＭＯＳトランジスタセル１２，１３．１４の
Ｐ導電型領域１７及びフィールドリング（Ｐ領域）２５
を形成する時、同時に形成される。つまり、シリコン基
板９にＰ導電型領域１７ａ、２５を形成する時に、Ｐ導
電型領域１７ａ、２５の形成マスクを変更す１す ることによって容易に達成することができ、これによっ
てＰ導電型領域２８とＰ導電型領域１７ａ。
２５を同時に形成することができる。
即ち、第４図（ａ）に示すように、シリコン基板９にＰ
導電型領域１７ａ、２５．２８を同時に形成した後、膜
厚が厚い絶縁膜２６．２７を形成しく第４図（ｂ））、
薄い絶縁膜２０を形成する（第４図（Ｃ））。そして、
第４図（ｄ）に示すように、Ｐｓ電型領域１７ｂを形成
した後に絶縁膜２０上にポリシリコンよりなるグー１〜
電極１９を形成し、引き続き、Ｎ導電影領域１８を形成
し絶縁層２１を配置して（第４図（ｅ））、ソース電極
２３，２４を配置するく第４図（ｆ））。
導電型領域１７ａ、２５．２８を同時に形成した後、膜
厚が厚い絶縁膜２６．２７を形成しく第４図（ｂ））、
薄い絶縁膜２０を形成する（第４図（Ｃ））。そして、
第４図（ｄ）に示すように、Ｐｓ電型領域１７ｂを形成
した後に絶縁膜２０上にポリシリコンよりなるグー１〜
電極１９を形成し、引き続き、Ｎ導電影領域１８を形成
し絶縁層２１を配置して（第４図（ｅ））、ソース電極
２３，２４を配置するく第４図（ｆ））。
このため、製造工程の数は増加せす”、従って本実施例
による電力用半導体素子は従来の素子よりもコストが僅
かに増加するだけである。
による電力用半導体素子は従来の素子よりもコストが僅
かに増加するだけである。
又、半導体素子の問題点の一つとしてパッシベーション
クラックがある。これはチップを樹脂モールドパッケー
ジする際に、モールド樹脂とシリコンチップ間の線膨張
係数の差により、パッシベ一ジョンにクラックが発生す
るものである。このパッシベーションクランクはチップ
の中心よりも中心から離れた箇所に起こりやすく、又、
第５図に示すように、基板上のアルミに発生するクラッ
クＣの発生箇所の大きさを測定すると、第６図に示すよ
うにアルミ配線の幅が５０μｍ以上となると、クラック
発生部の最大長さＬ ｍａｘは非常に大きくなりパッシ
ベーションクラックが入りやすいことが確認できている
。
クラックがある。これはチップを樹脂モールドパッケー
ジする際に、モールド樹脂とシリコンチップ間の線膨張
係数の差により、パッシベ一ジョンにクラックが発生す
るものである。このパッシベーションクランクはチップ
の中心よりも中心から離れた箇所に起こりやすく、又、
第５図に示すように、基板上のアルミに発生するクラッ
クＣの発生箇所の大きさを測定すると、第６図に示すよ
うにアルミ配線の幅が５０μｍ以上となると、クラック
発生部の最大長さＬ ｍａｘは非常に大きくなりパッシ
ベーションクラックが入りやすいことが確認できている
。
本実施例では、主電流部ソース電極２３及びエミュレー
ション電流部ソース電極２４は、アルミニウムのような
被着された金属で構成されており、特に、主電流部ソー
ス電極２３は多数のＭＯＳトランジスタセル１２，１４
と接触しており、セルを上面から広範囲に全面に覆うよ
うに配設されている。又、主電流部ソース電極２３はア
ルミ幅が大きく、そのエツジはチップ端部に配されてい
るためにこのエツジ部はパッシベーションクラック０し
入りやすい部分となっており、エミュレーション電流部
との境界の主電流部ソース電極２３の工フジ下はＭＯＳ
トランジスタセルの活性層（空乏層の延在する領域）が
あり、その部分にパッシベーションクラックが発生する
と、素子の電気的リークの発生や最悪の場合は破壊に至
る。
ション電流部ソース電極２４は、アルミニウムのような
被着された金属で構成されており、特に、主電流部ソー
ス電極２３は多数のＭＯＳトランジスタセル１２，１４
と接触しており、セルを上面から広範囲に全面に覆うよ
うに配設されている。又、主電流部ソース電極２３はア
ルミ幅が大きく、そのエツジはチップ端部に配されてい
るためにこのエツジ部はパッシベーションクラック０し
入りやすい部分となっており、エミュレーション電流部
との境界の主電流部ソース電極２３の工フジ下はＭＯＳ
トランジスタセルの活性層（空乏層の延在する領域）が
あり、その部分にパッシベーションクラックが発生する
と、素子の電気的リークの発生や最悪の場合は破壊に至
る。
本実施例においては、第３図に示すように、膜厚の厚い
絶縁膜２６の上方に主電流部ソース電極２３のエツジを
配設することにより、その部分にパッシベーションクラ
ックが入っても絶縁膜２６にてそのクラックは止まりや
すく、シリコン基板９の活性層までは達し難い。又、第
２図に示すように、膜厚の厚いフィールド絶縁膜２７の
上方に主電流部ソース電極２３のエツジが位置している
ので、その部分にパッシベーションクラックが入っても
絶縁膜２７にてそのクラックは止まりやすい。尚、第３
図において、エミュレーション電流部ソース電極２４は
その幅が３０μｍ程度であり、このソース電極２４のエ
ツジにはパッシベーションクラックは発生しにククナっ
ている。
絶縁膜２６の上方に主電流部ソース電極２３のエツジを
配設することにより、その部分にパッシベーションクラ
ックが入っても絶縁膜２６にてそのクラックは止まりや
すく、シリコン基板９の活性層までは達し難い。又、第
２図に示すように、膜厚の厚いフィールド絶縁膜２７の
上方に主電流部ソース電極２３のエツジが位置している
ので、その部分にパッシベーションクラックが入っても
絶縁膜２７にてそのクラックは止まりやすい。尚、第３
図において、エミュレーション電流部ソース電極２４は
その幅が３０μｍ程度であり、このソース電極２４のエ
ツジにはパッシベーションクラックは発生しにククナっ
ている。
さらに、第２図に示ずように、フィールドリング（Ｐ導
電型領域）２５上に主電流部ソース電極２３のエツジが
配置されている。その結果、従来例ではＵＳＰ４，５３
２，５３４のＦｉｑ、１に示すように幅の広いアルミニ
ウム電極のエツジがドレインのＮ−領域上にあるときは
、このエツジ部分にクラックが発生しシリコン基板にま
で達したときに、クラックがドレインのＮ−層（Ｎ導電
型領域）に発生するとトレイン−ソース間に逆バイアス
がかけられたときにドレイン−ソースのリークが発生す
るが、本実施例ではクラックがフィールドリング（Ｐ導
電型領域〉２５に達しても、ドレイン−ソースのリーク
を抑制することができる。同様に、第３図に示すように
、Ｐ導電型領域２８の上方に主電流部ソース電極２３の
エツジを配設することにより、この部分にクラックが発
生しシリコン基板９にまで達してもドレイン−ソースの
リークを抑制することができる。
電型領域）２５上に主電流部ソース電極２３のエツジが
配置されている。その結果、従来例ではＵＳＰ４，５３
２，５３４のＦｉｑ、１に示すように幅の広いアルミニ
ウム電極のエツジがドレインのＮ−領域上にあるときは
、このエツジ部分にクラックが発生しシリコン基板にま
で達したときに、クラックがドレインのＮ−層（Ｎ導電
型領域）に発生するとトレイン−ソース間に逆バイアス
がかけられたときにドレイン−ソースのリークが発生す
るが、本実施例ではクラックがフィールドリング（Ｐ導
電型領域〉２５に達しても、ドレイン−ソースのリーク
を抑制することができる。同様に、第３図に示すように
、Ｐ導電型領域２８の上方に主電流部ソース電極２３の
エツジを配設することにより、この部分にクラックが発
生しシリコン基板９にまで達してもドレイン−ソースの
リークを抑制することができる。
［発明の効果コ
以上詳述したようにこの発明によれば、奇生トランジス
タによる悪影響を回避して信頼性の高いものとすること
ができる優れた効果を発揮する。
タによる悪影響を回避して信頼性の高いものとすること
ができる優れた効果を発揮する。
第１図は実施例の電力用半導体素子の拡大断面図、第２
図は電力用半導体素子の断面図、第３図は別個の電力用
半導体素子の断面図、第４図（ａ）〜（ｆ）は製造工程
を説明するための断面図、第５図は基板の平面図、第６
図はアルミ配線幅と最大クラック長さの関係を示す図、
第７図は従来技術を説明するための電力用半導体素子の
断面図、第８図は奇生トランジスタを説明するための回
路図である。 １２はＭＯＳトランジスタセル、１３はＭＯＳトランジ
スタセル、１４はＭＯＳトランジスタセル、１９はゲー
ト電極、２０はゲート絶縁膜、２２はドレイン電極、２
３は主電流部ソース電極、２４はエミュレーション電流
部ソース電極、２６は絶縁膜。
図は電力用半導体素子の断面図、第３図は別個の電力用
半導体素子の断面図、第４図（ａ）〜（ｆ）は製造工程
を説明するための断面図、第５図は基板の平面図、第６
図はアルミ配線幅と最大クラック長さの関係を示す図、
第７図は従来技術を説明するための電力用半導体素子の
断面図、第８図は奇生トランジスタを説明するための回
路図である。 １２はＭＯＳトランジスタセル、１３はＭＯＳトランジ
スタセル、１４はＭＯＳトランジスタセル、１９はゲー
ト電極、２０はゲート絶縁膜、２２はドレイン電極、２
３は主電流部ソース電極、２４はエミュレーション電流
部ソース電極、２６は絶縁膜。
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート形のトランジスタセルにて複数の能動領
域セルを形成し、能動領域セルの内の少なくとも１つを
主電流部とするとともに、前記能動領域セルのうち別の
１つをエミュレーション電流部とし、前記主電流部及び
エミュレーション電流部に接触する共通のドレインを形
成するとともに主電流部とエミュレーション電流部にそ
れぞれ接触する個別のソースを形成した電力用半導体素
子において、 前記主電流部とエミュレーション電流部との間に前記能
動領域セルのゲート絶縁膜よりも膜厚が厚い絶縁膜を形
成したことを特徴とする電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106553A JP2550702B2 (ja) | 1989-04-26 | 1989-04-26 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106553A JP2550702B2 (ja) | 1989-04-26 | 1989-04-26 | 電力用半導体素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8049138A Division JP2785792B2 (ja) | 1996-03-06 | 1996-03-06 | 電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285679A true JPH02285679A (ja) | 1990-11-22 |
| JP2550702B2 JP2550702B2 (ja) | 1996-11-06 |
Family
ID=14436532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106553A Expired - Lifetime JP2550702B2 (ja) | 1989-04-26 | 1989-04-26 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550702B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270274A (ja) * | 1990-03-20 | 1991-12-02 | Fuji Electric Co Ltd | 電流検出端子を備えたｍｏｓ型半導体装置 |
| US5410171A (en) * | 1992-03-30 | 1995-04-25 | Nippondenso Co., Ltd. | Vertical type semiconductor with main current section and emulation current section |
| US5654560A (en) * | 1992-03-30 | 1997-08-05 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function and method of producing the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112034A (en) * | 1980-11-17 | 1982-07-12 | Int Rectifier Corp | Planar structure improved for high withstand voltage semiconductor device |
| JPS59214254A (ja) * | 1983-03-21 | 1984-12-04 | インタ−ナシヨナル・レクチフアイヤ−・コ−ポレ−シヨン | 高出力ｍｏｓｆｅｔ |
| JPS62142450A (ja) * | 1985-12-17 | 1987-06-25 | Nec Corp | 電話装置 |
| JPS63289954A (ja) * | 1987-03-31 | 1988-11-28 | ゼネラル・エレクトリック・カンパニイ | モノリシック半導体装置 |
| JPS6468005A (en) * | 1987-09-09 | 1989-03-14 | Nissan Motor | Mosfet incorporating protection function |
-
1989
- 1989-04-26 JP JP1106553A patent/JP2550702B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112034A (en) * | 1980-11-17 | 1982-07-12 | Int Rectifier Corp | Planar structure improved for high withstand voltage semiconductor device |
| JPS59214254A (ja) * | 1983-03-21 | 1984-12-04 | インタ−ナシヨナル・レクチフアイヤ−・コ−ポレ−シヨン | 高出力ｍｏｓｆｅｔ |
| JPS62142450A (ja) * | 1985-12-17 | 1987-06-25 | Nec Corp | 電話装置 |
| JPS63289954A (ja) * | 1987-03-31 | 1988-11-28 | ゼネラル・エレクトリック・カンパニイ | モノリシック半導体装置 |
| JPS6468005A (en) * | 1987-09-09 | 1989-03-14 | Nissan Motor | Mosfet incorporating protection function |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270274A (ja) * | 1990-03-20 | 1991-12-02 | Fuji Electric Co Ltd | 電流検出端子を備えたｍｏｓ型半導体装置 |
| US5410171A (en) * | 1992-03-30 | 1995-04-25 | Nippondenso Co., Ltd. | Vertical type semiconductor with main current section and emulation current section |
| US5534454A (en) * | 1992-03-30 | 1996-07-09 | Nippondenso Co., Ltd. | Method of producing a semiconductor device having accurate current detection |
| US5654560A (en) * | 1992-03-30 | 1997-08-05 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function and method of producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2550702B2 (ja) | 1996-11-06 |
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Legal Events
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