JPS5852265B2 - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS5852265B2
JPS5852265B2 JP52001523A JP152377A JPS5852265B2 JP S5852265 B2 JPS5852265 B2 JP S5852265B2 JP 52001523 A JP52001523 A JP 52001523A JP 152377 A JP152377 A JP 152377A JP S5852265 B2 JPS5852265 B2 JP S5852265B2
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Description

【発明の詳細な説明】 本発明はデータ処理装置に関し、特にデータの配列ベク
トルをオペランドとして用いるベクトル命令の処理にも
適したデータ処理装置に関する。
汎用目的を指向したデータ処理装置において上記のごと
きベクトル命令を処理するにはその高速計算の要求に十
分応えることができない。
従来このようなベクトル命令の処理には、ベクトル命令
処理専用の処理装置によって行なうことで要求に応えて
きた。
しかしながら今日、汎用目的を指向したデータ処理装置
においてもベクトル命令を十分要求に応える速度で処理
するデータ処理装置が待望されている。
しかるに本発明の第］の目的は、汎用のデータ処理装置
においてもベクトル命令の高速処理を可能にしたデータ
処理装置を提供することにある。
本発明の他の目的はベクトル命令の処理を高速に処理す
るために、オペランドが連続して使用されるベクタかど
うかをアドレス増加値により検出する装置を有し、連続
して使用する場合は専用のベクトルバッファにオペラン
ドを取り込み、オペランドがとびとびに使用される場合
はバッファメモリによりオペランドを読み出すことによ
ってベクトル命令のオペランドのアクセスを高速化する
ことにある。
そのために本発明の主な特徴は、一般の汎用データ処理
装置が備えるメモリ手段、命令制御手段および演算手段
の他に、ベクトル命令のデコードならびにベクトル演算
数の制御を行なうベクトル命令制御手段を備える。
本発明におけるメモリ手段は命令語ならびにオペランド
を格納し、命令制御手段は該メモリ手段より命令語を読
み出してデコードを行なう。
該命令制御手段はさらにデコードされた命令がベクトル
命令以外の場合には該命令に従った演算を演算手段に行
なわせる。
しかしデコードされた命令がベクトル命令の場合には以
後の制御をベクトル命令制御手段に引き縦かれる。
ベクトル命令制御手段においては、命令制御手段より制
御を引き縦いでベクトル命令のデコードとベクトル演算
数の制御を行ない、これに従って演算手段にベクトル演
算を行なわしめる。
従って演算手段はベクトル命令か否かによってその制御
を受ける手段は異なるけれども、いずれの命令によって
も共用されることとなる。
本発明の他の特徴は、ベクトル命令により与えられるベ
クトルオペランドのアドレスとオペランドアドレスの増
分値（インクリメント値）を格納するレジスタを有し、
インクリメント値よりオペランドが連続しているかどう
かを検出し、連続の場合は章用のベクトルバッファを用
いてオペランドをあらかじめ方り込む制御を行なうこと
により、ベクトル命令の演算を高速に処理することを可
能にしている。
以下本発明を一実施例により詳細に説明する。
第１図は本発明による処理装置の一横取例を示す。
１は命令制御ユニット、２は演算ユニット、３は記憶制
御ユニット、４はメインメモリ５はベクトル命令制御ユ
ニット、６は保守制御ユニットである。
いまベクトル命令以外の通常の命令語の処理の流れを簡
単に述べる。
命令語はメインメモリ４に格納されているが、命令制御
ユニット１により記憶制御ユニット３を経由して命令語
が命令制御ユニット１に取り込まれる。
この後、命令語は命令制御ユニット１によって命令の解
読（デコード）、オペランド・アドレスの計算が行なわ
れ、オペランドの読み出しと命令の演算が演算ユニット
２によって実行される。
オペランドの読み出しは記憶制御ユニット３を経由して
行なわれる。
本発明は、メインメモリ４内の大きな領域をオペランド
とするベクトル命令の処理に対して効果がある。
ベクトル命令語の処理も通常の命令語の処理と同じく、
命令制御ユニット１によって命令語の取り込み、命令の
解読が行なわれる。
命令の解読によってベクトル命令と認識された場合、そ
の後の命令の制御は本発明の中心をなすベクトル命令制
御ユニット５によって行なわれる。
第２図に本実施例におけるベクトル命令１０１の形式を
示す。
命令コード１０２は、ベクトル命令の場合も通常の命令
語と同様にある命令コード（本実施例ではＦ３４）が与
えられる。
カウント指定汎用レジスフ番号Ｒ１は汎用レジスタＧＲ
の番号を示しているが、Ｒ１で示された汎用レジスタの
内容はベクトルのイニシャルカウント１０７を表わし、
Ｒ１＋ｌで示された汎用レジスタの内容Ｇ１ベクトルの
演算長１０８を表わしている。
ベクトル指令指定汎用レジスフ番号Ｂ２も汎用レジスタ
の番号を示しているが、この汎用レジスタの内容のベク
トル指令部分１１０とＤ２で示されるベクトル指令デー
タ部分が加算動作１１２で加算されてベクトル指令コー
ド１１１となる。
このベクトル指令コード１１１はベクトル演算の種類コ
ード（加算演算、乗算、除算、内積演算など）を示す。
アドレスベクトル指令汎用レジスタ番号Ｒ３は汎用レジ
スフ番号を示しているが、この汎用レジスタの内容のア
ドレスベクトルのアドレス１０９によってアドレスベク
トル１１４のアドレスが指示される。
アドレスベクトル１１４は本実施例では３つのオぺラン
ドベクトルテーブルアドレスから構成される。
３つとは第１オペランドベクトルテーブルアドレス１１
５、第２オブランドベクトルテーブルアドレス１１６、
第３オペランドベクトルテーブルアドレス１１７を示し
ている。
これらは各オペランドのベクトルテーブルのアドレスを
示している。
第２図の例では第２オペランドについて図示しているが
、第１オペランド第３オペランドの場合も同様である。
第２オペランドベクトルテーブルアドレス１１６に示さ
れたアドレスによって第２オペランドベクトルテーブル
１１８が指示される。
第２オペランドベクトルテーブル１１８は第２オペラン
ド先頭ベクトルアドレス１１９ｃ［２オペランドアドレ
スインクリメント値１２０から構成される。
第２オペランド先頭ベクトルアドレス１１９は第２オペ
ランドベクタル１２１の先頭アドレスを示している。
また、第２オペランドアドレスインクリメント値１２０
は第２オペランドのベクトルの使用ピッチを示す。
たとえば本実施例ではｌワード−４バイト、アドレスは
バイトアドレスを示すとすれば、もし第２オペランドア
ドレスインクリメント値１２０の値が４ならば、第２オ
ペランドベクトルはｌワードピッチで使用され、また８
ならば第２オペランドベクトルは２ワードピツチで使用
される。
このベクトル命令の第２オペランドベクトルは必ずしも
先頭から使用されるとは限らなく、各ベクトルが連続し
て使用されるとも限らない。
ベクトル命令の第２オペランドベクトルで最初に使用さ
れるベクトルエレメントアドレスは、ベクトルイニシャ
ルカウント１０７と第２オペランドアドレスインクリメ
ント値１２０とを乗算動作１１３で乗算した値に、第２
オペランド先頭ベクトルアドレス１１９を動作１２２で
加算したものである。
第２図の例では、第２オペランドベクトル１２１のエレ
メントは１からｎまで示されているが、最初に使用され
るベクトルエレメントは５であることが矢印で示されて
いる。
第３図に本実施例においてベクトル命令が命令制御ユニ
ット１で解読される様子を示す。
命令語が命令レジスタ２０１に人って命令の解読が開始
され、デコーダ２０２でベクトル命令であることが解読
されると、まず、Ｂ２で示される汎用レジスタ番号がマ
ルチプレクサ２０３を通って、汎用レジスタ２０４の内
容であるベクトル指令部分が読み出され、レジスタ２０
６にセットされる。
また１）２で示される値はそのままレジスタ２０５にセ
ットされ、レジスタ２０６の内容と加算器２０７で加算
され、ベクトル指令コードとしてレジスタ２０８にセッ
トされ、Ｌ４を介してベクトル命令制御ユニット５に送
られる。
次にＲ３で示される汎用レジスタ番号がマルチプレクサ
２０３を通って汎用レジスタ２０４の内容が読み出され
、アドレスベクトルのアドレスとしてレジスタ２０６に
セットされ、つづいてレジスタ２０８にセットされＬ１
４を介してベクトル命令制御ユニット５に送られる。
最後にＲ１およびＲ１＋１で示される汎用レジスタの内
容が、それぞれベクトルイニシャルカウント・ベクトル
演算長としてレジスタ２０６にセットされ、レジスタ２
０８．Ｌ４を介してベクトル命令制御ユニット５に送ら
れる。
本発明の中心をなすものの１つはベクトル命令制御ユニ
ット５であるが第４図に本発明の一実施例を示すより詳
細なブロック図を示す。
命令制御ユニット１で解読されたベクトル命令の解読情
報はＬ４を介してベクトル命令制御ユニット５に送られ
、さらに詳細な解読が行なわれる。
まず命令制御ユニット１から送られる情報のうち、ベク
トル指令コードは入力レジスタ４０１を通してデコーダ
４０２に送られる。
ベクトルイニシャルカウントは人力レジスタ４０１から
ベクトル力ワンタレジスタ４０４にセットされる。
ベクトル演算長も入力レジスタ４０１からベクトル演算
長レジスタ４０５にセットする。
これらはベクトルの演算の回数をカウントし終了を制御
するのに用いられる。
アドレスベクトルのアドレスは人力レジスタ４０１から
ベクトルアドレスレジスタ４０８にいったんセットされ
、アドレス加算器４１０を通り、記憶制御ユニットイン
ターフェース制御器４１２を介し、Ｌ６を介して記憶制
御ユニット３に対してメモリリクエストが出される。
この読出しテ゛−タは第２図から理解されるようにアド
レスベクトルであり、記憶制御ユニット３よりＬ１３を
介してレジスタ４１５にセットされる。
このデータは第１．第２．第３オペランドベクトルテー
ブルアドレスとしてベクトルアドレスレジスタ４０８の
それぞれにセットされる。
このらの値は再びアドレス加算器４０１、記憶制御イン
タフェース制御器４１２．Ｌ６を介して記憶制御ユニッ
ト３に対してメモリリクエストが出される。
この読み出しデータはオペランドベクトルテーブルであ
り、記憶制御ユニット３よりＬ１３を介してレジスタ４
１５にセットされる。
オペランドベクトルテーブルは、オペランド先頭ベクト
ルアドレスとオペランドアドレスインクリメント値から
構成されている。
このうちオペランドアドレスインクリメント値はレジス
タ４１５より演算ユニットインクフェース制器４０３に
送られると共に、レジスタ４０１にも移され、ベクトル
アドレスインクリメントレジスタ４０９にセットされる
。
オペランド先頭ベクトルアドレスはベクトルカウントレ
ジスタ４０４内のベクトルイニシャルカウントと共に演
算ユニットインタフェース制御器４０３へ送うれ、そこ
からこの３つのデータがＬ５を介して演算ユニット２へ
送られる。
演算ユニット２の内容詳細は省略するが、衆知の汎用大
型ディジタル計算機の演算ユニットと同様に、加算器、
シフター、乗算器、バイト演算器、ワークレジスタなど
から構成されている。
ここでベクトル命令制御ユニット５から送られてきたデ
ータの乗算と加算を行ない結果をＬ１４を介してベクト
ル命令制御ユニット５へ送る。
データは人力レジスタ４０１に入り、その後ベクトルア
ドレスレジスタ４０８にセットされる。
オペランドペクトテーブルは第１１第２、第３の３つが
あり、それぞれについて上記の動作が繰り返えされる。
アドレスインクリメントレジスタ４０９にはオペランド
ベクトルアドレスのインクリメント値が第１、第２、第
３オペランドについて格納されている。
これらの値がレジスタにセットされる際にアドレス連続
検出器４１１により単精度（ｌワード）演算でインクリ
メント値が４ならドレス連続と見なし、倍精度（２ワー
ド）演算でインクリメント値が８ならアドレス連続と見
なし、第１、第２、第３オペランドのそれぞれに対しラ
ッチ４１６、ラッチ４１７、ラッチ４１８をセットする
。
ｉ１％ 第２、第３オペランドアドレスはベクトルアド
レスレジスタ４０８に人っており、これとベクトルアド
レスインクリメントレジスタ４０９の内容を加算したも
のが記憶制御ユニットインクフェース制御器４１２を通
ってＬ６を介してオペランドリクエストとして記憶制御
ユニット３へ送られる。
記憶制御ユニット３の内容詳細は省略するが、汎用大型
ディジタル計算機の記憶制御ユニットと同様にアドレス
変換機構、高速小容量メモリ（バッファメモリ）などか
ら構成されている。
本発明の重要な点はベクトル命令制御ユニット５から記
憶制御ユニット３に対しオペランドリクエストを出す際
に、アドレスが連続の場合即ち、ラッチ４１６〜４１８
がセットされている場合はベクトルバッファ４１３，４
１４を用い、そうでないアドレスが非連続の場合はバッ
ファメモリを利用する点である。
たとえば第２オペランドを例にとると、アドレスが連続
しているかどうかはラッチ４１７に反映されている。
これを用いてアドレス連続時は、メインメモリ４のデー
タを記憶制御ユニット３を経由して第１ベクトルバツフ
ア４１３に入れ、第１ベクトルバツフア４１３が満杯に
なるまでリクエストが続けられる。
演算ユニット２がオペランドを必要とする時は演算ユニ
ット２内でラッチ４１６〜４１８をテストし、連続を示
しているときは第１ベクトルバツフア４１３に演算ユニ
ット２から読み出し要求を出して第１ベクトルバツフア
４１３の内容が読み出され、演算ユニットインタフェー
ス制御器４０３を通しＬ５を介して演算ユニット２に送
られる。
第４図には第１ベクトルバツフア４１３と第２ベクトル
バツフア４１４がある。
これは実施例のベクトル命令が３オペランド形式で２オ
ペランドがフェッチ用に１オペランドがストア用に用い
られ、このうちのフェッチ用のベクトルバッファとして
２つ存在する。
これらのベクトルバッファはオペランドデータのプリフ
ェッチ用に用いられ、演算に必要なとき読み出され、Ｌ
５を介して演算ユニットに送られる。
アドレスが非連続の場合は演算ユニット２から記憶制御
ユニットインターフェース制御器４１２に要求を出して
オペランドアドレスを記憶制御ユニット３に送り出し、
オペランドがバッファメモリにある場合はバッファメモ
リから演算ユニット２にオペランドを送る。
バッファメモリにない場合はメインメモリ４からバッフ
ァメモリに転送し、そこからオペランドを演算ユニット
２に送る。
なおメインメモリとバッファメモリは実質的に一つのメ
モリ手段としてとらえることができる。
ベクトルカウントレジスタ４０４には第２図で示したベ
クトルイニシャルカウント１０７がセットされ、ベクト
ル演算数レジスタ４０５には第２図で示したベクトル演
算数１０８がセットされる。
１つの演算が終了するごとにベクトルカウントレジスタ
４０４の内容がカウンタ４０６で＋１され、ベクトル演
算数レジスタ４０５の内容と比較器４０７で比較される
。
比較器４０７で比較され、内容が一致した場合は、演算
ユニットインタフェース制御器４０３とＬ５を介して演
算ユニットに演算の終了を制御する信号が送られる。
カウンタ４０６出力はベクトルカウントレジスタ４０４
にセットされ、該レジスタ４０４の内容を更新する。
以上説明したごとく本発明によれば、汎用の命令語を処
理するデータ処理装置にベクトル命令の演算を指令する
コードを解読するデコーダとベクトル演算数を制御する
装置を付加することによってデータの配列ベクトルをオ
ペランドとして用いるベクトル命令の処理を行なうこと
が可能になる。
また使用するオペランドが連続している場合には専用の
ベクトルバッファを用いてブリフェッチを行すい、連続
していない場合はバッファメモリ（もしくはメインメモ
リ）を用いることによってオペランドのアクセスを高速
にすることが可能になる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すデータ処理装置の全体
ブロック図、第２図は本実施例におけるベクトル命令形
式と各種レジスタ、オペランドとの関係を示す模式図、
第３図は本発明の主要な装置の一実施例を示すブロック
図、第４図は本発明の最も主要な装置の一実施例を示す
一層詳細なブロック図である。 第１図：１・・・・・・命令制御ユニット、２・・・・
・・演算ユニット、３・・・・・・記憶制御ユニット、
４・・・・・・メインメモリ、５・・・・・・ベクトル
命ｈ 制御ユニット。 第４図；４０２・・・・・・デコーダ、４０４・・・・
・・ベクトルカウントレジスタ、４０５・・・・・・ベ
クトル演算数レジスタ、４０６・・・・・・カウンタ、
４０７・・・・・・比較器、４０８・・・・・・ベクト
ルアドレスレジスタ、４０９・・・・・・ベクトルアド
レスインクリメントレジスタ、４１０・・・・・・アド
レス加算器、４１１・・・・・・アドレス連続検出器、
４１３および４１４・・・・・・ベクトルバッファ。

Claims (1)

  1. 【特許請求の範囲】 １ 命令語ならびにオペランドを格納したメモリ手段と
    、演算手段と、上記メモリ手段および演算手段に接続さ
    れ、上記メモリ手段から読出された命令語をデコードし
    、該命令がベクトル命令以外の命令であれば、該命令に
    従った演算を上記演算手段に行なわせるために、上記演
    算手段を制御するための命令制御手段と、該命令制御手
    段および上記演算手段に接続され、上記命令制御手段で
    デコードされた命令がベクトル命令であることによって
    、該ベクトル命令に従ったベクトル演算を上記演算手段
    に行なわせるために、上記演算手段を制御するためのベ
    クトル命令制御手段とからなり、上記ベクトル命令制御
    手段は、上記命令制御手段からのベクトル命令に従った
    ベクトル演算を上記演算手段に行なわせるよう指示する
    ための手段と、上記命令制御手段からのベクトル命令に
    基いて、上記ベクトル演算のためのオペランドの読出し
    を制御し、かつベクトル演算の回数を制御するためのベ
    クトル演算数制御手段とを有することを特徴とするデー
    タ処理装置。 ２ 命令語ならびにオペランドを格納したメモリ手段と
    、命令制御手段と、ベクトル命令制御手段と、演算手段
    とからなり、 上記命令制御手段は上記メモリ手段より命令語を読み出
    してデコードし、該命令語がベクトル命令を指示してい
    るとき、以後の制御を上記ベクトル命令制御手段へ引き
    縦ぎ、ベクトル命令以外を指示しているとき、該命令に
    従った演算を上記演算手段に行なわしめ、 上記ベクトル命令制御手段は上記命令制御手段から上記
    の制御を引き継いでベクトル命令のデコードとベクトル
    演算数の制御を行なうと共に、ベクトル命令から与えら
    れる指令よりオペランドが連続しているかどうかを検出
    し、連続している場合はオペランドを上記メモリ手段か
    ら専用のベクトルバッファに予め取り込ませ、上記演算
    手段は該ベクトル命令制御手段の制御のもとに上記ベク
    トルバッファからオペランドを読み出してベクトル演算
    を行ない、非連続の場合は上記メモリ手段からオペラン
    ドを読み出してベクトル演算を行なうことを特徴とする
    データ処理装置。
JP52001523A 1977-01-12 1977-01-12 デ−タ処理装置 Expired JPS5852265B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP52001523A JPS5852265B2 (ja) 1977-01-12 1977-01-12 デ−タ処理装置
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JP52001523A JPS5852265B2 (ja) 1977-01-12 1977-01-12 デ−タ処理装置

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JPS5387640A JPS5387640A (en) 1978-08-02
JPS5852265B2 true JPS5852265B2 (ja) 1983-11-21

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