JPH02287744A - バスマスター装置 - Google Patents
バスマスター装置Info
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- JPH02287744A JPH02287744A JP1110058A JP11005889A JPH02287744A JP H02287744 A JPH02287744 A JP H02287744A JP 1110058 A JP1110058 A JP 1110058A JP 11005889 A JP11005889 A JP 11005889A JP H02287744 A JPH02287744 A JP H02287744A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、演算制御装置と、これにバスを介して接続さ
れる複数のスレーブ装置からなるバスマスター装置に関
し、更に詳しくは、アドレスとデータとをそれぞれ別の
バスを介して出力するマイクロプロセッサなどのディバ
イスから、アドレスとデータとをマルチプレックスし、
マルチプレックスバスを介してスレーブ装置に伝送する
ようにしたバスマスター装置にお番ツる情報伝送の信頼
性の改善に関する。
れる複数のスレーブ装置からなるバスマスター装置に関
し、更に詳しくは、アドレスとデータとをそれぞれ別の
バスを介して出力するマイクロプロセッサなどのディバ
イスから、アドレスとデータとをマルチプレックスし、
マルチプレックスバスを介してスレーブ装置に伝送する
ようにしたバスマスター装置にお番ツる情報伝送の信頼
性の改善に関する。
〈従来の技術〉
第１０図は、従来のバスマスター装置の一例を示す構成
概念図である。
概念図である。
図において、１はバスマスター装置、２１．２２はこの
バスマスター装′ｆ１１に対してバスＢＳを介して接続
された複数のバススレーブ装置である。
バスマスター装′ｆ１１に対してバスＢＳを介して接続
された複数のバススレーブ装置である。
バスＢＳは、データ線とパリデイビット線とからなり、
データを受吐）だ側は、パリティビット線を介して送ら
れたパリティビットをヂエックすることにより、伝送さ
れたデータに誤りがないか否か判定し、情報伝送の信頼
性を確保している。
データを受吐）だ側は、パリティビット線を介して送ら
れたパリティビットをヂエックすることにより、伝送さ
れたデータに誤りがないか否か判定し、情報伝送の信頼
性を確保している。
第１１図は、従来のバスマスター装置の更に別の例を示
す構成概念図である。この例では、データ線だけで構成
されるバス８３を介して、バスマスター装置１と各スレ
ーブ装置２１〜２ｎが接続されている。この装置におい
ては、スレーブ装置が複数あるので、各スレーブ装置に
パリティ・ビットのヂエックを行わぜることは、コス）
・の■１で得策ではない。それ故にこの装置では、マス
ター装置１があるデータを出力し、そのデータをマスタ
ー装置１がリードバックしてヂエックすることで、信頼
性を向上するようにしている。
す構成概念図である。この例では、データ線だけで構成
されるバス８３を介して、バスマスター装置１と各スレ
ーブ装置２１〜２ｎが接続されている。この装置におい
ては、スレーブ装置が複数あるので、各スレーブ装置に
パリティ・ビットのヂエックを行わぜることは、コス）
・の■１で得策ではない。それ故にこの装置では、マス
ター装置１があるデータを出力し、そのデータをマスタ
ー装置１がリードバックしてヂエックすることで、信頼
性を向上するようにしている。
〈発明が解決しようとする課題〉
ところで、このようにパリティピットを付加しないで、
信頼性を維持する第１１図の構成のバスマスター装置を
、簡単な構成で実現するには、最近のＡＳＩＣ化の傾向
に合致した方式にする必要がある。即ち、内部で構成で
きる論理の規模は急速に増大しているので、マイクロプ
ロセッサやメモリ、バスドライバーなどを除く他の論理
回路は、できるだけＡＳＩＣ化することで、コストを大
巾に低減することが可能となる。
信頼性を維持する第１１図の構成のバスマスター装置を
、簡単な構成で実現するには、最近のＡＳＩＣ化の傾向
に合致した方式にする必要がある。即ち、内部で構成で
きる論理の規模は急速に増大しているので、マイクロプ
ロセッサやメモリ、バスドライバーなどを除く他の論理
回路は、できるだけＡＳＩＣ化することで、コストを大
巾に低減することが可能となる。
この場合、ＡＳＴＣの入出力ＰＩＮ数を増やすことは、
パッケージコスｌ〜、実装の点などから望ましくない。
パッケージコスｌ〜、実装の点などから望ましくない。
本発明は、この様な点に鑑みてなされたもので、バスマ
スター装置の数に対して、バススレーブ装置の数が多い
形態のバス構成システムにおいて、バスマスター装置に
おける情報伝送の信頼性を確保するための機能の一部を
、ＡＳＩＣ化することかできるようにした装置を提供す
ることを目的とする。
スター装置の数に対して、バススレーブ装置の数が多い
形態のバス構成システムにおいて、バスマスター装置に
おける情報伝送の信頼性を確保するための機能の一部を
、ＡＳＩＣ化することかできるようにした装置を提供す
ることを目的とする。
く課題を解決するための手段〉
第１図は、本発明のバスマスター装置の基本的な構成を
示すブロック図である。図において、ＢＭはバスマスタ
ー装置、ＢＳはアドレスとデータをマルチプレックスし
て伝送するマルチプレックスバス（Ｅバス）で、バスマ
スター装置ＢＭによってアクセスされる。バスマスター
装置ＢＭにおいて、１はマイクロプロセッサで、特定な
データを内部アドレスバスＡＢまたは内部データバス丁
）Ｂに出力するデータ出力手段１１を有している。
示すブロック図である。図において、ＢＭはバスマスタ
ー装置、ＢＳはアドレスとデータをマルチプレックスし
て伝送するマルチプレックスバス（Ｅバス）で、バスマ
スター装置ＢＭによってアクセスされる。バスマスター
装置ＢＭにおいて、１はマイクロプロセッサで、特定な
データを内部アドレスバスＡＢまたは内部データバス丁
）Ｂに出力するデータ出力手段１１を有している。
２１．２２は内部アドレスバスＡＢに設けられたバッフ
ァ、３１．３２は内部データバスＤ Ｂに設けられたバ
ッファでこれらは、いずれも各バスの切り替えを行うと
共に、ドライバーとして機能する。４はＡＳＩＣ化され
たブロックで、マイクロプロセッサ１から各種の制御信
−ｑＣ−ＣＴ １．、を受け、各バッファ２１，２２，
３１．３２を制御する制御手段４１と、内部アドレスバ
ス上Ｂ上のデータと、内部データバスＩ） Ｂ上のデー
タを入力し、両データを比較する比較手段４２とを備え
ている。
ァ、３１．３２は内部データバスＤ Ｂに設けられたバ
ッファでこれらは、いずれも各バスの切り替えを行うと
共に、ドライバーとして機能する。４はＡＳＩＣ化され
たブロックで、マイクロプロセッサ１から各種の制御信
−ｑＣ−ＣＴ １．、を受け、各バッファ２１，２２，
３１．３２を制御する制御手段４１と、内部アドレスバ
ス上Ｂ上のデータと、内部データバスＩ） Ｂ上のデー
タを入力し、両データを比較する比較手段４２とを備え
ている。
く作用〉
マイクロプロセッサ１のデータ出力手段から特定のデー
タを例えば内部アドレスバスＡＢを介してマルチプレッ
クスバスＢＳ上に出力し、スレーブ装置側から返送され
るデータを今度は内部データバスＤＢを経て受け、比較
手段４２はアドレスバス上のデータと返送されたデータ
バス上のデータとを照合し、一致しない場合マルチプレ
ックスバスのクランプ故障を検出する。
タを例えば内部アドレスバスＡＢを介してマルチプレッ
クスバスＢＳ上に出力し、スレーブ装置側から返送され
るデータを今度は内部データバスＤＢを経て受け、比較
手段４２はアドレスバス上のデータと返送されたデータ
バス上のデータとを照合し、一致しない場合マルチプレ
ックスバスのクランプ故障を検出する。
〈実施例〉
以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成ブロック図であ
る。図において、第１図の各部分と同じものには同一符
号を付して示す。
る。図において、第１図の各部分と同じものには同一符
号を付して示す。
マルチプレックスバス（Ｅバス）ＢＳは、図示してない
複数のスレーブ装置に繋がっており、バスマスター装置
ＢＭかこれにアクセスして、時分割でアドレスとデータ
とを伝送する。また、このバスには、制御手段４１から
の５つの制御信号線（Ｅ −ＣＴ Ｌ、 ）か含まれて
いる。この制御信号線は、ここでは非同期確認方式のコ
ントロール信号のやり取りを行うもので、以下の５つの
信号を伝送する。
複数のスレーブ装置に繋がっており、バスマスター装置
ＢＭかこれにアクセスして、時分割でアドレスとデータ
とを伝送する。また、このバスには、制御手段４１から
の５つの制御信号線（Ｅ −ＣＴ Ｌ、 ）か含まれて
いる。この制御信号線は、ここでは非同期確認方式のコ
ントロール信号のやり取りを行うもので、以下の５つの
信号を伝送する。
ＥＷＲＴＴＥ・・・ＥバスＢＳへのアクセスがライ１へ
・シーケンスであることを示す。
・シーケンスであることを示す。
ＡＳ・・・アドレス・ス）〜ローブ
Ａ Ｔ Ｋ・・・アドレス・１〜ランスフア・アクノウ
レッジ ＤＳ・・・データ・ス１−ローブ ＤＴＫ・・・データ・１〜ランスフア・アクノウレッジ マイクロプロセッサ１は、ＣＡババス経由してアドレス
を内部アドレスバスＡＢに、ＣＤバスを経由してデータ
を内部データバスＤ Ｂにそれぞれ出力すると共に、制
御手段４１との間て、制御信号線（Ｃ−ＣＴＬ ）を用
いて、以下の４つの信号のやり取りを行う。
レッジ ＤＳ・・・データ・ス１−ローブ ＤＴＫ・・・データ・１〜ランスフア・アクノウレッジ マイクロプロセッサ１は、ＣＡババス経由してアドレス
を内部アドレスバスＡＢに、ＣＤバスを経由してデータ
を内部データバスＤ Ｂにそれぞれ出力すると共に、制
御手段４１との間て、制御信号線（Ｃ−ＣＴＬ ）を用
いて、以下の４つの信号のやり取りを行う。
ＷＦｉＴＥ・・・アクセスがライトシーケンスであるこ
とを示す Ｓ′Ｆ・・・スｌ〜ローブ １゛Ｋ・・・１〜ランスフア・アクノウレッジＥＲＲ・
・・Ｅバスへのアクセスでクランプ故障が検出されたこ
とを示す信号 ＡＳＩＣ化ブロック４において、４４は内部アドレスバ
スＡＢ、Ｊ二のデータをデコードして、結果かＥバスＢ
Ｓ宛てであれば、その出力Ｓ Ｅ Ｌ信号をアサ−１−
シて制御手段４１に伝えるアドレスデコータ、４５は内
部アドレスバスＡＢ上のデータを、制御手段４３からの
ラッチ信号ＬＴの立ち上がり時にラッチするレジスタで
、ここにラッチされたデータはバッファ４６を経由して
内部データバスＤＢに出力される。
とを示す Ｓ′Ｆ・・・スｌ〜ローブ １゛Ｋ・・・１〜ランスフア・アクノウレッジＥＲＲ・
・・Ｅバスへのアクセスでクランプ故障が検出されたこ
とを示す信号 ＡＳＩＣ化ブロック４において、４４は内部アドレスバ
スＡＢ、Ｊ二のデータをデコードして、結果かＥバスＢ
Ｓ宛てであれば、その出力Ｓ Ｅ Ｌ信号をアサ−１−
シて制御手段４１に伝えるアドレスデコータ、４５は内
部アドレスバスＡＢ上のデータを、制御手段４３からの
ラッチ信号ＬＴの立ち上がり時にラッチするレジスタで
、ここにラッチされたデータはバッファ４６を経由して
内部データバスＤＢに出力される。
このように構成した装置の動作を、次にリードサイクル
正常時、リードサイクル（ライ１−サイクル）アドレス
読み返し時にクランプが検出された場合、ライ１−サイ
クル正常時、ライ）・サイクルでのデータ読み返し時に
クランプが検出された場合に分けてそれぞれ説明する。
正常時、リードサイクル（ライ１−サイクル）アドレス
読み返し時にクランプが検出された場合、ライ１−サイ
クル正常時、ライ）・サイクルでのデータ読み返し時に
クランプが検出された場合に分けてそれぞれ説明する。
（リードサイクル正常時）
第３図は、この状態の動作を示ずタイムチャート、第７
図は、第２図における制御手段４１の状態遷移図、第８
図はこの状態遷移図の記述説明図である。
図は、第２図における制御手段４１の状態遷移図、第８
図はこの状態遷移図の記述説明図である。
制御手段４１は、マイクロプロセッサ１のバスサイクル
か始まる時に、制御信号Ｅ１をアサートすることでバッ
ファ２１をイネーブルにし、マイクロプロセッサ１から
のアドレスを内部アドレスバスＡＢに出力する（状態１
）。この状態て、デコーダ４４は、内部アドレスバスＡ
Ｉ３に出力されたアドレスをデコードして、それがＥバ
スへのアドレスであることを知り、その事を示す信月Ｓ
ＥＬを制御手段４１に印加する。
か始まる時に、制御信号Ｅ１をアサートすることでバッ
ファ２１をイネーブルにし、マイクロプロセッサ１から
のアドレスを内部アドレスバスＡＢに出力する（状態１
）。この状態て、デコーダ４４は、内部アドレスバスＡ
Ｉ３に出力されたアドレスをデコードして、それがＥバ
スへのアドレスであることを知り、その事を示す信月Ｓ
ＥＬを制御手段４１に印加する。
制御手段４１は、この信号Ｓ Ｅ Ｌを受Ｇつ、状態２
に移り、制御信号Ｅ４． Ｅ５，１吃６．ＬＴをそれぞ
れアサートシ、レジスタ４５に内部アドレスバスＡＢＪ
二のアドレス情報をラッチし、これをバッファ４６、内
部データバスＤ Ｂ、バッファ３２をそれぞれ経てＥバ
スＢＳに出力すると共に、バッファ２２内部アドレスバ
スＡＢを経てこれを読み返す。比較手段４２は、レジス
タ／＋５の出力と内部アドレスバスＡＢを介して読み返
されたアドレス情報とを比較照合し、両方の情報が一致
する場合、アドレスの読み返しは正常であるとして、次
に状態３に移る。この状態では、スレーブ装置に対する
アドレスストローブＡＳ、ＡＴＫ、データストローブＤ
Ｓをそれぞれアサートし、Ｅバスへのリードアクセスを
行い、状態Ｒ４に移る。
に移り、制御信号Ｅ４． Ｅ５，１吃６．ＬＴをそれぞ
れアサートシ、レジスタ４５に内部アドレスバスＡＢＪ
二のアドレス情報をラッチし、これをバッファ４６、内
部データバスＤ Ｂ、バッファ３２をそれぞれ経てＥバ
スＢＳに出力すると共に、バッファ２２内部アドレスバ
スＡＢを経てこれを読み返す。比較手段４２は、レジス
タ／＋５の出力と内部アドレスバスＡＢを介して読み返
されたアドレス情報とを比較照合し、両方の情報が一致
する場合、アドレスの読み返しは正常であるとして、次
に状態３に移る。この状態では、スレーブ装置に対する
アドレスストローブＡＳ、ＡＴＫ、データストローブＤ
Ｓをそれぞれアサートし、Ｅバスへのリードアクセスを
行い、状態Ｒ４に移る。
この状態は、バッファ３２をディスエーブルにして、ス
レーブ装置からのリードデータを待つ状態になる。バス
スレーブ装置からリードデータが返信されると、状態Ｒ
５に移る。
レーブ装置からのリードデータを待つ状態になる。バス
スレーブ装置からリードデータが返信されると、状態Ｒ
５に移る。
状態Ｒ５では、制御信号］−ｙ Ｔをアサートしてレジ
スタ４５に、内部アドレスバスＡＢを経て、パススレー
ブ装置から返送されたリードデータをラッチする。同時
に制御信号Ｅ３．Ｅ４をアサ−１〜し、バッファ３１ｂ
、４６をドライブしてＣＤバスを介して、レジスタ４５
のラッチデータをマイクロプロセッサ１に印加して、リ
ードサイクルを終了させる。マイクロプロセッサ１のリ
ードサイクルが終了すると、制御手段４１は再び状態１
に戻る。まな、スレーブ装置は、バスサイクルが終了す
ると、リードデータを引」二げ初期状態に戻る。
スタ４５に、内部アドレスバスＡＢを経て、パススレー
ブ装置から返送されたリードデータをラッチする。同時
に制御信号Ｅ３．Ｅ４をアサ−１〜し、バッファ３１ｂ
、４６をドライブしてＣＤバスを介して、レジスタ４５
のラッチデータをマイクロプロセッサ１に印加して、リ
ードサイクルを終了させる。マイクロプロセッサ１のリ
ードサイクルが終了すると、制御手段４１は再び状態１
に戻る。まな、スレーブ装置は、バスサイクルが終了す
ると、リードデータを引」二げ初期状態に戻る。
（リードサイクル（ライ１へサイクル）アドレス読み返
し時にクランプか検出された場合）第４図は、この場合
の動作ご示ずタイムチャートである。制御手段４１によ
って状態１、状態２までの動作は、第３図と同様に行わ
れる。
し時にクランプか検出された場合）第４図は、この場合
の動作ご示ずタイムチャートである。制御手段４１によ
って状態１、状態２までの動作は、第３図と同様に行わ
れる。
ここで状態２において、比較手段４２は、レジスタ４５
の出力と内部アドレスバスＡＢを介して読み返されたア
ドレス情報とを比較照合した結果、両方の情報の不一致
が検出される。この結果、アドレスの読み返しは異常で
あるとして、比較手段４２からクランプ信−リＣＬＭＰ
が制御手段４１に印加される。制御手段４１はこのクラ
ンプ信号ＣＬＭＰを受けると、状態Ｅに移り、マイクロ
プロセッサ１に対して、そのことを示すエラー信号ＥＲ
Ｒを出力し、状態１に戻る。
の出力と内部アドレスバスＡＢを介して読み返されたア
ドレス情報とを比較照合した結果、両方の情報の不一致
が検出される。この結果、アドレスの読み返しは異常で
あるとして、比較手段４２からクランプ信−リＣＬＭＰ
が制御手段４１に印加される。制御手段４１はこのクラ
ンプ信号ＣＬＭＰを受けると、状態Ｅに移り、マイクロ
プロセッサ１に対して、そのことを示すエラー信号ＥＲ
Ｒを出力し、状態１に戻る。
（ライトサイクル正常時）
第５図は、この場合の動作を示すタイムチャートである
。制御手段４１によって状態１、状態２状態３までの動
作は、マイクロプロセッサ１からＣＤバス上にライトデ
ータが出力されるのを除いては、第３図と同様に行われ
る。
。制御手段４１によって状態１、状態２状態３までの動
作は、マイクロプロセッサ１からＣＤバス上にライトデ
ータが出力されるのを除いては、第３図と同様に行われ
る。
状態Ｗ４では、制御手段４１は制御信号Ｅ２Ｅ６を出力
してバッファ３１．ａ、３２を駆動し、マイクロプロセ
ッサ１のＣＤバス上のライトデータをＥバスＢＳに出力
する。同時にバッファ２２を駆動してライトデータの読
み返しを行い、比較手段４２が内部アドレスバスＡＢ上
のデータと、内部データバスＤＢ上のデータとを比較す
る。
してバッファ３１．ａ、３２を駆動し、マイクロプロセ
ッサ１のＣＤバス上のライトデータをＥバスＢＳに出力
する。同時にバッファ２２を駆動してライトデータの読
み返しを行い、比較手段４２が内部アドレスバスＡＢ上
のデータと、内部データバスＤＢ上のデータとを比較す
る。
この比較結果により、ライトデータ読み返し異常か正常
かが判定される。正常と判定された場合状態Ｗ５に移り
、ここでは、スレーブ装置に対してデータストローブＤ
Ｓを送り、スレーブ装置からのデータトランスファアク
ノウレッジＤ Ｔ Ｋをを待ち、これを受信すると状態
Ｗ６に移り、ここでシーケンス終了を示す信号１’Ｋを
マイクロプロセッサ１に出力して、ライトサイクルを終
了する。
かが判定される。正常と判定された場合状態Ｗ５に移り
、ここでは、スレーブ装置に対してデータストローブＤ
Ｓを送り、スレーブ装置からのデータトランスファアク
ノウレッジＤ Ｔ Ｋをを待ち、これを受信すると状態
Ｗ６に移り、ここでシーケンス終了を示す信号１’Ｋを
マイクロプロセッサ１に出力して、ライトサイクルを終
了する。
マイクロプロセッサ１のライトサイクルが終了すると、
制御手段４１は状態１に戻る。
制御手段４１は状態１に戻る。
（ライトサイクルでのデータ読み返し時にクランプが検
出された場合） 第６図は、この場合の動作を示すタイムチャートである
。制御手段４１によつる状態１、状態２、状態３、状態
Ｗ４までの動作は、第５図と同様に行われる。状態Ｗ４
において、比較手段４２によって、ライトデータの読み
返し異常か検出されると、比較手段４２からクランプ信
−ｑＣ１，ＭＰがＨｌ力され、制御手段４１はこれを受
けて状態Ｅに移る。状態Ｅでは、マイクロプロセッサ１
にエラー信号ＥＲＲを出力し、状態１に戻る。
出された場合） 第６図は、この場合の動作を示すタイムチャートである
。制御手段４１によつる状態１、状態２、状態３、状態
Ｗ４までの動作は、第５図と同様に行われる。状態Ｗ４
において、比較手段４２によって、ライトデータの読み
返し異常か検出されると、比較手段４２からクランプ信
−ｑＣ１，ＭＰがＨｌ力され、制御手段４１はこれを受
けて状態Ｅに移る。状態Ｅでは、マイクロプロセッサ１
にエラー信号ＥＲＲを出力し、状態１に戻る。
第９図は、本発明の他の実施例を示ず要部の構成ブ１ニ
アツク図である。
アツク図である。
この実施例では、バッファ２２と３２の向きを反対にな
るように、各バスに対して挿入するように構成したもの
である。
るように、各バスに対して挿入するように構成したもの
である。
この実施例においては、Ｅバス（マルチプレックスバス
）への出力を、内部アドレスバスＡＢより行い、読み返
しを内部データバスＩ） Ｂを介して行うようにしてい
る。
）への出力を、内部アドレスバスＡＢより行い、読み返
しを内部データバスＩ） Ｂを介して行うようにしてい
る。
〈発明の効果〉
以上詳細に説明したように、本発明によればマルチプレ
ックスバス上に内部データバスあるいは内部アドレスバ
ス上のデータを出力し、このデータを内部アドレスバス
あるいは内部データバスを介して読み返し、両データを
比較することでマルチプレックスバスのクランプ故障や
データ出力バッファの故障をパリティビットを付加する
ことなく検出することができ、簡単な構成でシステムの
信頼性を向上させることができる。
ックスバス上に内部データバスあるいは内部アドレスバ
ス上のデータを出力し、このデータを内部アドレスバス
あるいは内部データバスを介して読み返し、両データを
比較することでマルチプレックスバスのクランプ故障や
データ出力バッファの故障をパリティビットを付加する
ことなく検出することができ、簡単な構成でシステムの
信頼性を向上させることができる。
また、内部アドレスバスと内部データバスを時分割で用
い、各バス上のデータを入力することで故障検出ができ
るために、故障検出のための回路を容易にＡＳＩＣ化す
ることができる。
い、各バス上のデータを入力することで故障検出ができ
るために、故障検出のための回路を容易にＡＳＩＣ化す
ることができる。
第１図は本発明のバスマスター装置の基本的な構成を示
すブロック図、第２図は本発明の一実施例を示す構成ブ
ロック図、第３図は第２図装置においてリードサイクル
正常時の動作を示すタイムチャー１・、第４図は第２図
装置において、リードサイクル（ライトサイクル）アド
レス読み返し時にクランプが検出された場合の動作を示
すタイムチャー１−１第５図は第２図装置においてライ
トサイクル正常時の動作を示すタイムチャート、第６図
は第２図装置においてライトサイクルでのデータ読み返
し時にクランプか検出された場合の動作を示ずタイムチ
ャーｌ〜、第７図は第２図装置における制御手段の状態
遷移図、第８図はこの状態遷移図の記述説明図、第９図
は本発明の他の実施例を示す要部の構成ブロック図、第
１０図は従来のバスマスター装置の一例を示す構成概念
図、第１１図は従来のバスマスター装置の更に別の例を
示す構成概念図である。 ＢＭ・・・バスマスター装置 ＢＳ・・・マルヂプレックスバス ト・・マイクロプロセッサ １１・・・デ゛−タ出力手段 ２１．２２．３１．３２ ４・・・ＡＳＩＣ化ブロック ４１・・・制御手段、４２・・・比較手段・・バッファ ５Ｔ ＶＪＲＩＴＥ Ｋ ＲＲ ，４５ 、ＡＴ／＜ ＴＫ ＷＲＩＴＥ ＥＬ ＬＭＰ Ｘラーｈ
すブロック図、第２図は本発明の一実施例を示す構成ブ
ロック図、第３図は第２図装置においてリードサイクル
正常時の動作を示すタイムチャー１・、第４図は第２図
装置において、リードサイクル（ライトサイクル）アド
レス読み返し時にクランプが検出された場合の動作を示
すタイムチャー１−１第５図は第２図装置においてライ
トサイクル正常時の動作を示すタイムチャート、第６図
は第２図装置においてライトサイクルでのデータ読み返
し時にクランプか検出された場合の動作を示ずタイムチ
ャーｌ〜、第７図は第２図装置における制御手段の状態
遷移図、第８図はこの状態遷移図の記述説明図、第９図
は本発明の他の実施例を示す要部の構成ブロック図、第
１０図は従来のバスマスター装置の一例を示す構成概念
図、第１１図は従来のバスマスター装置の更に別の例を
示す構成概念図である。 ＢＭ・・・バスマスター装置 ＢＳ・・・マルヂプレックスバス ト・・マイクロプロセッサ １１・・・デ゛−タ出力手段 ２１．２２．３１．３２ ４・・・ＡＳＩＣ化ブロック ４１・・・制御手段、４２・・・比較手段・・バッファ ５Ｔ ＶＪＲＩＴＥ Ｋ ＲＲ ，４５ 、ＡＴ／＜ ＴＫ ＷＲＩＴＥ ＥＬ ＬＭＰ Ｘラーｈ
Claims (1)
- 【特許請求の範囲】 アドレスとデータとをそれぞれ別のバスを介して出力す
るディバイスから、アドレスとデータとをマルチプレッ
クスし、マルチプレックスバスを介してスレーブ装置に
伝送するようにしたバスマスター装置において、 前記ディバイスからマルチプレックスバス上に内部デー
タバスあるいは内部アドレスバス上のデータを出力する
手段と、 マルチプレックスバス上に出力されたデータを内部アド
レスバスあるいは内部データバスを介して読み返す手段
と、 出力したデータと読み返したデータとを比較する比較手
段とを備え、 比較手段の出力によってマルチプレックスバスのクラン
プ故障を検出することを特徴とするバスマスター装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110058A JP2734627B2 (ja) | 1989-04-28 | 1989-04-28 | バスマスター装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110058A JP2734627B2 (ja) | 1989-04-28 | 1989-04-28 | バスマスター装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02287744A true JPH02287744A (ja) | 1990-11-27 |
| JP2734627B2 JP2734627B2 (ja) | 1998-04-02 |
Family
ID=14526018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110058A Expired - Fee Related JP2734627B2 (ja) | 1989-04-28 | 1989-04-28 | バスマスター装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734627B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903539B2 (en) | 2006-02-28 | 2011-03-08 | Fujitsu Ten Limited | Electronic control unit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012578A (ja) * | 1983-07-01 | 1985-01-22 | 株式会社日立製作所 | ディスプレイコントローラ及び図形表示装置 |
| JPS61136135A (ja) * | 1984-12-07 | 1986-06-24 | Nec Corp | 外部バスエラ−検出回路 |
| JPS63127354A (ja) * | 1986-11-17 | 1988-05-31 | Pfu Ltd | バス接続方式 |
| JPS63168549U (ja) * | 1987-04-17 | 1988-11-02 | ||
| JPS6479850A (en) * | 1987-09-21 | 1989-03-24 | Fujitsu Ltd | Effective using method for bus |
-
1989
- 1989-04-28 JP JP1110058A patent/JP2734627B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903539B2 (en) | 2006-02-28 | 2011-03-08 | Fujitsu Ten Limited | Electronic control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734627B2 (ja) | 1998-04-02 |
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