JPH02288237A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH02288237A JPH02288237A JP1111776A JP11177689A JPH02288237A JP H02288237 A JPH02288237 A JP H02288237A JP 1111776 A JP1111776 A JP 1111776A JP 11177689 A JP11177689 A JP 11177689A JP H02288237 A JPH02288237 A JP H02288237A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- resist
- source
- overhang
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
短絡欠陥の少ない薄膜トランジスタに関し、チャネル保
護膜とソース電極、ドレイン電極間の隙間の発生を防止
することを目的とし、絶縁性基板（１）上に、所定のパ
ターンのゲート電極を形成し、次いで該ゲート電極を被
覆するゲート絶縁膜、動作半導体膜（３）、チャネル保
護膜をこの順に積層した後、該チャネル保護膜上に前記
ゲート電極と位置整合し且つ頂部が庇状に張り出したオ
ーバーハング形状のレジスト膜を形成する工程と、該レ
ジスト膜をマスクとして前記チャネル保護膜に異方性エ
ツチング法を施す工程と、前記レジスト膜の庇部分を除
去する工程と、ソース・ドレイン電極膜を形成する工程
とを施した後、前記レジスト膜を除去するとともに、該
レジスト膜上に付着した不要膜をリフトオフする構成と
する。
護膜とソース電極、ドレイン電極間の隙間の発生を防止
することを目的とし、絶縁性基板（１）上に、所定のパ
ターンのゲート電極を形成し、次いで該ゲート電極を被
覆するゲート絶縁膜、動作半導体膜（３）、チャネル保
護膜をこの順に積層した後、該チャネル保護膜上に前記
ゲート電極と位置整合し且つ頂部が庇状に張り出したオ
ーバーハング形状のレジスト膜を形成する工程と、該レ
ジスト膜をマスクとして前記チャネル保護膜に異方性エ
ツチング法を施す工程と、前記レジスト膜の庇部分を除
去する工程と、ソース・ドレイン電極膜を形成する工程
とを施した後、前記レジスト膜を除去するとともに、該
レジスト膜上に付着した不要膜をリフトオフする構成と
する。
〔産業上の利用分野］
本発明は、短絡欠陥の少ない薄膜トランジスタに関する
。
。
近年、画素駆動用のスイッチング素子として薄膜トラン
ジスタを用いた薄膜トランジスタマトリクスは、液晶表
示パネルとしてポケットＴＶ、情報端末装置用の表示装
置として商品化されている。
ジスタを用いた薄膜トランジスタマトリクスは、液晶表
示パネルとしてポケットＴＶ、情報端末装置用の表示装
置として商品化されている。
この薄膜トランジスタマトリクスを商品化するためには
、低コスト、高歩留りで製造する必要があり、また、情
報端末用として用いる場合には、−個の点欠陥があって
も、誤情報と読み取られる危険性があるため、多数の素
子を無欠陥で製作する必要がある。
、低コスト、高歩留りで製造する必要があり、また、情
報端末用として用いる場合には、−個の点欠陥があって
も、誤情報と読み取られる危険性があるため、多数の素
子を無欠陥で製作する必要がある。
このように、多数の素子をマトリクス状に配置した薄膜
トランジスタマトリクスを、欠陥を生じることなく製作
するには、簡単な工程により製造可能であることを要す
る。
トランジスタマトリクスを、欠陥を生じることなく製作
するには、簡単な工程により製造可能であることを要す
る。
従来の薄膜トランジスタの製造方法を第３図（ａ）〜（
ｆ）により説明する。
ｆ）により説明する。
まずガラス基板ｌ上にゲート電極Ｇを形成する〔同図（
ａ）参照］。
ａ）参照］。
次いで、プラズマ化学気相成長（Ｐ−ＣＶＤ）法により
、ゲート絶縁膜２．動作半導体膜３．チャネル保護膜４
を連続的に成膜する〔同図（ｂ）参照〕 次いでチャネル保護膜エツチング用とソース・ドレイン
電極リフトオフ用とを兼ねるレジスト膜５を形成する〔
同図（Ｃ）参照〕。
、ゲート絶縁膜２．動作半導体膜３．チャネル保護膜４
を連続的に成膜する〔同図（ｂ）参照〕 次いでチャネル保護膜エツチング用とソース・ドレイン
電極リフトオフ用とを兼ねるレジスト膜５を形成する〔
同図（Ｃ）参照〕。
このレジスト膜５をマスクとして、チャネル部以外のチ
ャネル保護膜４を除去する〔同図（ｄ）参照〕。
ャネル保護膜４を除去する〔同図（ｄ）参照〕。
次いでコンタクト層６．ソース・ドレイン電極膜７を成
膜した後、レジスト膜５を除去して、その上に付着した
コンタクト層とソース・ドレイン電極膜をリフトオフす
る〔同図（ｅ）参照〕。
膜した後、レジスト膜５を除去して、その上に付着した
コンタクト層とソース・ドレイン電極膜をリフトオフす
る〔同図（ｅ）参照〕。
以上のようにして作成した従来の薄膜トランジスタは、
同図（ｆ）に示すように、チャネル保護膜４とソース電
極Ｓ。ドレイン電極りとの間に隙間ができる。これはチ
ャネル保護膜４のエツチングに使用するレジスト膜とリ
フトオフ時のレジスト膜が同一であるために生じる。
同図（ｆ）に示すように、チャネル保護膜４とソース電
極Ｓ。ドレイン電極りとの間に隙間ができる。これはチ
ャネル保護膜４のエツチングに使用するレジスト膜とリ
フトオフ時のレジスト膜が同一であるために生じる。
このようにチャネル保護膜４とソース電極Ｓ。
ドレイン電極りとの間に隙間が生じると、この隙間の部
分で機械的ストレスや物理的ストレスにより、ゲート絶
縁膜に亀裂が生じ、ゲート電極Ｇとソース電極Ｓ、ドレ
イン電極りが短絡するという問題が発生する。
分で機械的ストレスや物理的ストレスにより、ゲート絶
縁膜に亀裂が生じ、ゲート電極Ｇとソース電極Ｓ、ドレ
イン電極りが短絡するという問題が発生する。
本発明は、チャネル保護膜とソース電掻、ドレイン電極
間の隙間の発生を防止することを目的とする。
間の隙間の発生を防止することを目的とする。
本発明は、絶縁性基板上に形成したゲート電極上に、ゲ
ート絶縁膜、動作半導体層、チャネル保護膜を積層した
後、その上に上記ゲート電極に位置整合し且つオーバー
ハング状断面を有するレジスト膜を形成する。
ート絶縁膜、動作半導体層、チャネル保護膜を積層した
後、その上に上記ゲート電極に位置整合し且つオーバー
ハング状断面を有するレジスト膜を形成する。
このレジスト膜をマスクとして、チャネル保護膜表面に
垂直に直進する異方性ドライエツチング法を施し、次い
でレジスト膜の庇部分を除去し、ソース・ドレイン電極
形成のための成膜工程を施した後、上記レジスト膜を除
去する。
垂直に直進する異方性ドライエツチング法を施し、次い
でレジスト膜の庇部分を除去し、ソース・ドレイン電極
形成のための成膜工程を施した後、上記レジスト膜を除
去する。
本発明では、レジスト膜をオーバーハング状に形成する
。つまり、レジスト膜の頂部はチャネル保護膜に接する
部分より庇が張り出した形杖を有する。
。つまり、レジスト膜の頂部はチャネル保護膜に接する
部分より庇が張り出した形杖を有する。
チャネル保護膜のエツチングは、このレジスト膜をマス
クとして異方性エツチング法により行なうので、チャネ
ル保護膜はレジスト膜と接する部分だけでなく、レジス
ト膜の庇の直下部もマスクされる。従って、チャネル保
護膜は周縁部が表面を露出した状態で残留する。
クとして異方性エツチング法により行なうので、チャネ
ル保護膜はレジスト膜と接する部分だけでなく、レジス
ト膜の庇の直下部もマスクされる。従って、チャネル保
護膜は周縁部が表面を露出した状態で残留する。
このエツチングの後、庇部分を除去したレジスト膜がチ
ャネル保護膜上に存在する状態で、ソ−ス・ドレイン電
極形成のための成膜工程を行なうことにより、チャネル
保護膜の露出した周縁部の上にもソース・ドレイン電極
膜が付着する。従って、チャネル保護膜の周縁部とソー
ス・ドレイン電極の端部が重なり合う。
ャネル保護膜上に存在する状態で、ソ−ス・ドレイン電
極形成のための成膜工程を行なうことにより、チャネル
保護膜の露出した周縁部の上にもソース・ドレイン電極
膜が付着する。従って、チャネル保護膜の周縁部とソー
ス・ドレイン電極の端部が重なり合う。
この結果、本発明を用いて作製した薄膜トランジスタは
、ソース・ドレイン電極の端部とチャネル保護膜の端部
との間に、隙間ができないため、機械的ストレスや物理
的ストレスを受けても、ゲート絶縁膜に亀裂が生じにく
くなり、短絡欠陥が減少する。
、ソース・ドレイン電極の端部とチャネル保護膜の端部
との間に、隙間ができないため、機械的ストレスや物理
的ストレスを受けても、ゲート絶縁膜に亀裂が生じにく
くなり、短絡欠陥が減少する。
以下本発明の一実施例を、第１図（ａ）〜（ｇ）により
説明する。
説明する。
同図（ａ）、 （ｂ）に示す工程は従来と変わりはない
。
。
即ち、ガラス基板１のような絶縁性基板上に、厚さ約８
０ｎｍのＴｉ膜からなるゲート電極を形成し、次いで、
その上に厚さ約３００ｎｍのＳｉＮ膜２のようなゲート
絶縁膜、厚さ約１１００ｎのａ−Ｓｉ膜３のような動作
半導体膜、チャネル保護膜として厚さ約１１００ｎのＳ
ｉＯ□膜４を、プラズマ化学気相成長（Ｐ−ＣＶＤ）法
により連続的に成膜する。
０ｎｍのＴｉ膜からなるゲート電極を形成し、次いで、
その上に厚さ約３００ｎｍのＳｉＮ膜２のようなゲート
絶縁膜、厚さ約１１００ｎのａ−Ｓｉ膜３のような動作
半導体膜、チャネル保護膜として厚さ約１１００ｎのＳ
ｉＯ□膜４を、プラズマ化学気相成長（Ｐ−ＣＶＤ）法
により連続的に成膜する。
次いで同図（Ｃ）に示すように、Ｓｉｎｇ膜４上にオー
バーハング形状のレジスト膜５を、ゲート電極Ｇに位置
整合して形成する。
バーハング形状のレジスト膜５を、ゲート電極Ｇに位置
整合して形成する。
上記ゲート電極Ｇに位置整合し、且つオーバーハング形
状を有するレジスト膜５は、チャネル保護膜４上に塗布
したポジ型レジストに、ゲート電極Ｇをマスクとして背
面露光を施し、クロロベンゼン或いはトルエン等の有ａ
溶媒中に所定時間浸漬した後、現像を行なうことにより
形成できる。
状を有するレジスト膜５は、チャネル保護膜４上に塗布
したポジ型レジストに、ゲート電極Ｇをマスクとして背
面露光を施し、クロロベンゼン或いはトルエン等の有ａ
溶媒中に所定時間浸漬した後、現像を行なうことにより
形成できる。
レジスト膜を上述したように有機溶媒に浸漬すると、有
機溶媒が表面からレジスト膜中に浸透し、浸透した部分
が現像液に侵されにくくなる。そのため、現像液に溶解
しない非露光部であっても、現像液に対する溶解度に差
を生じ、現像工程において、有機溶媒が浸透した表面部
分より、その下部の有機溶媒が浸透していない部分が多
く侵されて、頂部が庇状に張り出したオーバーハング形
状のレジスト膜が得られる。
機溶媒が表面からレジスト膜中に浸透し、浸透した部分
が現像液に侵されにくくなる。そのため、現像液に溶解
しない非露光部であっても、現像液に対する溶解度に差
を生じ、現像工程において、有機溶媒が浸透した表面部
分より、その下部の有機溶媒が浸透していない部分が多
く侵されて、頂部が庇状に張り出したオーバーハング形
状のレジスト膜が得られる。
なお、有機溶媒に浸漬する工程は、露光の前でも後でも
よい。
よい。
このようにして形成したオーバーハング形状のレジスト
膜５をマスクとして、直進性を有する異方性ドライエツ
チング法である、ＣＦ、／Ｈ，プラズマによるリアクテ
ィブ・イオン・エツチング法を施して、ＳｉＯ□膜４を
エツチングする。
膜５をマスクとして、直進性を有する異方性ドライエツ
チング法である、ＣＦ、／Ｈ，プラズマによるリアクテ
ィブ・イオン・エツチング法を施して、ＳｉＯ□膜４を
エツチングする。
このエツチング工程の間、５ｉｆｔ膜４は、レジスト膜
５に隠された部分のみならず、その周りの庇の陰になっ
た部分もマスクされる。そのためＳｉ、Ｏ，膜４は、同
図（ｄ）に示すように、周縁部が露出した形状に形成さ
れる。
５に隠された部分のみならず、その周りの庇の陰になっ
た部分もマスクされる。そのためＳｉ、Ｏ，膜４は、同
図（ｄ）に示すように、周縁部が露出した形状に形成さ
れる。
次いで上記レジスト膜５に対し、酸素プラズマによるリ
アクティブ・イオン・エンチングを施して、同図（ｅ）
に示すように、レジスト膜５の頂部の所定厚さを除去し
、庇を取り除く。
アクティブ・イオン・エンチングを施して、同図（ｅ）
に示すように、レジスト膜５の頂部の所定厚さを除去し
、庇を取り除く。
次いで、同図（ｆ）に示すように、コンタクト層として
ｎ”ａ−３ｉ膜６を約３０ｎｍの厚さに、ソース・ドレ
イン電極膜としてＴｉ膜７を約１１００ｎの厚さに成膜
する。
ｎ”ａ−３ｉ膜６を約３０ｎｍの厚さに、ソース・ドレ
イン電極膜としてＴｉ膜７を約１１００ｎの厚さに成膜
する。
ここで成膜したｎｒ”ａ−ｓ＋成膜およびＴｉ膜は、Ｓ
ｉｎ、膜４の露出した周縁部上にも被着する。従って、
ソース電極Ｓおよびドレイン電極りの端部は、ＳｉＯ□
膜４の周縁部と重なり合い、両者間に隙間は発生しない
。
ｉｎ、膜４の露出した周縁部上にも被着する。従って、
ソース電極Ｓおよびドレイン電極りの端部は、ＳｉＯ□
膜４の周縁部と重なり合い、両者間に隙間は発生しない
。
この後、レジスト膜５を除去し、その上に付着したｎ”
ａ−３ｉ膜６とＴｉ膜７の不要部をリフトオフして、同
図（ｇ）に示す如く、本実施例によるＴＰＴが完成する
。
ａ−３ｉ膜６とＴｉ膜７の不要部をリフトオフして、同
図（ｇ）に示す如く、本実施例によるＴＰＴが完成する
。
本実施例によれば、ソース電極Ｓおよびドレイン電極り
とチャネル保護膜４との間に、隙間が生じないので、機
械的、物理的ストレスによるゲート絶縁膜に亀裂が入る
ことが防止され、点欠陥の発生が減少し、信頬性が向上
する。
とチャネル保護膜４との間に、隙間が生じないので、機
械的、物理的ストレスによるゲート絶縁膜に亀裂が入る
ことが防止され、点欠陥の発生が減少し、信頬性が向上
する。
次に第２図に本発明の他の実施例を示す。
本実施例では、同図に見られるように、チャネル保護膜
４をＳｉＯ□膜４１膜下１とし、ＳｉＮ膜４２を上層と
する２層構造とした。
４をＳｉＯ□膜４１膜下１とし、ＳｉＮ膜４２を上層と
する２層構造とした。
即ち、ａ−３ｉ膜３上にＳ ｉ Ｏｚ膜４１を約２０ｎ
ｍの厚さに形成し、その上に厚さ約１１００ｎのＳｉＮ
膜４２を積層し、オーバーハング状のレジスト膜５をマ
スクとしてリアクティブ・イオン・エツチング法により
、まず上層のＳｉＮ膜４２をエツチングし、レジスト膜
５の庇を除去した後、緩衝弗酸溶液で下層のＳｉｎｇ膜
４１をエツチングする。
ｍの厚さに形成し、その上に厚さ約１１００ｎのＳｉＮ
膜４２を積層し、オーバーハング状のレジスト膜５をマ
スクとしてリアクティブ・イオン・エツチング法により
、まず上層のＳｉＮ膜４２をエツチングし、レジスト膜
５の庇を除去した後、緩衝弗酸溶液で下層のＳｉｎｇ膜
４１をエツチングする。
これ以後の工程は前述の一実施例と同様に進めてよい。
本実施例では、ａ−３ｉ膜３の表面がプラズマに直接端
されることがなく、ａ−３ｉ膜３を露出させるためのエ
ツチングは、ウェット・エツチング法であるので、ａ−
３ｉ膜３とｎ”ａ−３ｉ膜６との界面を良好に保つこと
ができるという効果がある。
されることがなく、ａ−３ｉ膜３を露出させるためのエ
ツチングは、ウェット・エツチング法であるので、ａ−
３ｉ膜３とｎ”ａ−３ｉ膜６との界面を良好に保つこと
ができるという効果がある。
本実施例においても、チャネル保護膜の周縁部とソース
電極Ｓ、ドレイン電極りの端部が重なり合い、両者間に
隙間が生しないことは、上記一実施例と同様である。
電極Ｓ、ドレイン電極りの端部が重なり合い、両者間に
隙間が生しないことは、上記一実施例と同様である。
以上説明した如く本発明によれば、チャネル保護膜とソ
ース電極、ドレイン電極間の隙間を無くすことができ、
機械的、物理的ストレスを受けても、ゲート絶縁膜に亀
裂が生じにくくなるので、短絡欠陥の発生を防止できる
。
ース電極、ドレイン電極間の隙間を無くすことができ、
機械的、物理的ストレスを受けても、ゲート絶縁膜に亀
裂が生じにくくなるので、短絡欠陥の発生を防止できる
。
第１図（ａ）〜（（至）は本発明一実施例の説明図、第
２図は本発明の他の実施例説明図、 第３図（ａ）〜（ｆ）は従来のＴＰＴの製造方法の問題
点説明図である。 図において、１は絶縁性基板（ガラス基板）、２はゲー
ト絶縁膜（ＳｉＮ膜）、３は動作半導体膜（ａ−３ｉ膜
）、４はチャネル保護膜（Ｓｉｎ。 膜）、５はレジスト膜、６はコンタクト層（ｎ ＋ａ−
３ｔ膜）、７はソース・ドレイン電極膜（Ｔｉ膜）、Ｇ
はゲート電極、Ｓはソース電極、Ｄは第１図（僕の２） 第１ 図（ηの１） 第２図 り１ ３図 （イの１） 侯ｊこのＴＦ丁の（迂ｈ−法の問題光、を先ｐ目図第３
図（子の２）
２図は本発明の他の実施例説明図、 第３図（ａ）〜（ｆ）は従来のＴＰＴの製造方法の問題
点説明図である。 図において、１は絶縁性基板（ガラス基板）、２はゲー
ト絶縁膜（ＳｉＮ膜）、３は動作半導体膜（ａ−３ｉ膜
）、４はチャネル保護膜（Ｓｉｎ。 膜）、５はレジスト膜、６はコンタクト層（ｎ ＋ａ−
３ｔ膜）、７はソース・ドレイン電極膜（Ｔｉ膜）、Ｇ
はゲート電極、Ｓはソース電極、Ｄは第１図（僕の２） 第１ 図（ηの１） 第２図 り１ ３図 （イの１） 侯ｊこのＴＦ丁の（迂ｈ−法の問題光、を先ｐ目図第３
図（子の２）
Claims (1)
- 【特許請求の範囲】 絶縁性基板（１）上に、所定のパターンのゲート電極（
Ｇ）を形成し、該ゲート電極を被覆するゲート絶縁膜（
２）、動作半導体膜（３）、チャネル保護膜（４）をこ
の順に積層した後、 該チャネル保護膜上に前記ゲート電極と位置整合し且つ
頂部が庇状に張り出したオーバーハング形状のレジスト
膜（５）を形成する工程と、該レジスト膜をマスクとし
て前記チャネル保護膜に異方性エッチング法を施す工程
と、 前記レジスト膜の庇部分を除去する工程と、ソース・ド
レイン電極膜（７）を形成する工程とを施した後、 前記レジスト膜を除去するとともに、該レジスト膜上に
付着した不要膜をリフトオフすることを特徴とする薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111776A JPH02288237A (ja) | 1989-04-27 | 1989-04-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111776A JPH02288237A (ja) | 1989-04-27 | 1989-04-27 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288237A true JPH02288237A (ja) | 1990-11-28 |
Family
ID=14569879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111776A Pending JPH02288237A (ja) | 1989-04-27 | 1989-04-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288237A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994020982A1 (en) * | 1993-03-01 | 1994-09-15 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5541128A (en) * | 1993-04-05 | 1996-07-30 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| EP0643420B1 (en) * | 1993-09-03 | 2004-08-18 | General Electric Company | Lift-off fabrication method for self-aligned thin film transistors |
-
1989
- 1989-04-27 JP JP1111776A patent/JPH02288237A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994020982A1 (en) * | 1993-03-01 | 1994-09-15 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5527726A (en) * | 1993-03-01 | 1996-06-18 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5541128A (en) * | 1993-04-05 | 1996-07-30 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| EP0643420B1 (en) * | 1993-09-03 | 2004-08-18 | General Electric Company | Lift-off fabrication method for self-aligned thin film transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3616584B2 (ja) | パターン形成方法及びそれを用いた表示装置の製造方法 | |
| US6337284B1 (en) | Liquid crystal display device and method of manufacturing the same | |
| US4684435A (en) | Method of manufacturing thin film transistor | |
| JP5741992B2 (ja) | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 | |
| US6767694B2 (en) | Process for forming pattern and method for producing liquid crystal apparatus employing process for forming pattern | |
| WO2017161647A1 (zh) | 一种用于制造显示面板的方法、显示面板以及显示装置 | |
| KR970006733B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH1068970A (ja) | 液晶表示装置の製造方法及び液晶表示装置の構造 | |
| CN105529274A (zh) | 薄膜晶体管的制作方法、阵列基板和显示装置 | |
| JPH04171767A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2001154221A (ja) | アクティブマトリクス型液晶表示パネルの製造方法 | |
| JPH02288237A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001272698A (ja) | 液晶表示装置の製造方法 | |
| JP2737982B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0262051A (ja) | 薄膜トランジスタの製造方法 | |
| JP3071964B2 (ja) | 液晶表示装置の製造方法 | |
| KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| JPH02295132A (ja) | 薄膜トランジスタの製造方法 | |
| KR101268388B1 (ko) | 액정표시소자 제조방법 | |
| US5523187A (en) | Method for the fabrication of liquid crystal display device | |
| KR100476055B1 (ko) | 반사형 액정표시소자의 박막트랜지스터 패널 제조방법 | |
| JPS62299035A (ja) | 半導体装置の製造方法 | |
| KR20070001548A (ko) | 액정표시장치용 어레이 기판의 제조방법 | |
| JPH03160762A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH02125626A (ja) | 薄膜トランジスタの製造方法 |