JPH02295132A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 液晶駆動用の薄膜トランジスタの製造方法に関し、 チャネル保護膜の端部と、ソース電極Ｓ．ドレイン電極
Ｄの端部とが、重なり合う構造となる製造方法を提供す
ることを目的とし、 本発明の第１は、絶縁性基板上に、ゲート電極，ゲート
絶縁膜，動作半導体膜，チャネル保護膜を形成し、次い
で該チャネル保護股上に前記ゲート電極に自己整合した
第Ｉのレジスト膜を順次形成し、該第１のレジスト膜を
マスクとして前記チャネル保護膜の露出部を除去し、次
いで、該第１のレジスト膜を除去した後、前記チャネル
保護膜上に該チャネル保護膜の端部を露出する第２のレ
ジスト膜を形成し、次いで、ソース・ドレイン電掻膜を
成膜した後、前記第２のレジスト膜を除去して、その上
に付着したソース・ドレイン電極膜をリフトオフする工
程を含む構成とし、 第２は、絶縁性基板上に、ゲート電極，ゲート絶縁膜．
動作半導体膜，チャネル保護膜を形成し、次いで該チャ
ネル保護膜上に前記ゲート電極に自己整合した第１のレ
ジスト膜を形成し、該第１のレジスト膜をマスクとして
前記チャネル保護膜の露出部を除去し、次いで、該第１
のレジスト膜を除去した後、前記チャネル保護膜上を含
む前記絶縁性基板上にソース・ドレイン電極膜を成膜し
、次いで、前記チャネル保護膜の端部を除く領域上に開
口を有する第２のレジスト膜を形成し、該第２のレジス
ト膜をマスクとして該第２のレジス１・膜の開口内に露
出する前記ソース・ドレイン電極膜を除去する工程を含
む構成とする。

〔産業上の利用分野〕

本発明は、液晶駆動用の薄膜トランジスタの製造方法に
関する。

近年ポケットＴＶからＯＡ用端末装置にいたるまで、フ
ルカラー表示可能な平面型表示装置が求められている。

しかしながら液晶表示装置は、一枚のガラス基板上に数
１０万個の薄膜トランジスタ（ＴＰＴ）を形成し、これ
が全て無欠陥で動作する必要がある。そのため、ＴＰＴ
の各電極間の短絡，断線欠陥を減少できる製造方法の開
発が急務となっている。

？従来の技術〕 第４図に従来の自己整合型ＴＰＴの製造方法を示す。

透明な絶縁性基板ｌ上に、Ｔｉ膜からなるゲート電極Ｇ
を形成した後、厚さ約３０００人のＳｉＮ膜２，厚さｉ
ｏｏｏ人以下のａ−Ｓｉ：Ｈ膜３，厚さ１０００人以下
のＳｉＯ■膜４をプラズマ化学気相成長（Ｐ−ＣＶＤ）
法により連続成膜する（同図（ａ）参照）。

次いでＳｉｎｇ膜４上にポジ型のフォトレジストを塗布
してレジスト膜５を形成し、このレジスト膜５に絶縁性
基板ｌの裏面から紫外線を照射する。これにより、ゲー
ト電極Ｇにマスクされた部分が未露光部１１．その他の
部分が被露光部ｌ２となり〔同図（ｂ）参照〕、現像処
理することにより被露光部ｌ２が除去され、未露光部１
１が残留する。

このレジスト膜５をマスクとして、Ｓｉｎ．膜４のエン
チングを行ない、Ｓｉｎ２膜４の露出部を除去する〔同
図（Ｃ）参照〕。

ソース・ドレイン電極膜１０として、ｎ”ａ−Ｓｉ：Ｈ
膜６とＴｉ膜７をＰ−ＣＶＤ法により連続成膜する〔同
図（ｄ）参照〕。

次いで上記レジスト膜５を除去して、その上に付着した
ソース・ドレイン電極膜１０をリフトオフする〔同図ｔ
ｅｌ参照〕。

？発明が解決しようとする課題〕 上述の従来の自己整合型ＴＰＴの製造方法では、第４図
（ｅ）に見られるように、チャネル保護膜であるＳｉＯ
■膜４と、ソース電極Ｓ．ドレイン電極Ｄとの境界に微
細な隙間８ができる。

このような隙間８ができると、下記のようにＴＰＴの信
輔性あるいは製造歩留りが低下する。

上記隙間８を起点に下地のａ−Ｓｉ：Ｈ膜３およびＳｉ
Ｎ膜２が割れ易《なる。この結果、ゲート電極Ｇとソー
ス電極Ｓ．ドレイン電極Ｄ間の電気的耐圧が低下する。

また、Ｔ　Ｐ　Ｔの光電流を減少させるには、ａＳｔ　
：Ｈ膜３は１００人以下の厚さに薄膜化することが有効
であるが、上記隙間８があると、後工程でａ−Ｓｉ：Ｈ
膜３が侵されることがあり、ＴＰＴ特性が低下する。

このような隙間８は、従来の製造方法では、チャネル保
護膜４形成時にマスクとして用いたレジスト膜５を、ソ
ース電極Ｓ．ドレイン電極Ｄ形成時にもそのまま用いて
リフトオフを行なうため、チャネル保護膜４の幅と、ソ
ース電極Ｓとドレイン電極Ｄとの間隔が同一となるため
に生しる。

本発明は、ソース電極Ｓとドレイン電極Ｄとの間隔を、
チャネル保護膜の幅より狭くすることのできる製造方法
を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、第１図（ａ）．　（ｂ），および（Ｃｌに示
すように、チャネル保護膜４をエンチングする時のレジ
スト膜５と、ソース・ドレイン電極膜１０のパターン形
成時のレジスト膜５゛　とを異ならしめることによって
、ソース・ドレイン電極膜ｌＯの開口寸法を、チャネル
保護膜４の幅より小さくする。

即ち、本発明の第１は、同図（ａ），　Ｆｂ）に示すよ
うに、絶縁性基板ｌの裏面から紫外線を照射して、ゲー
ト電極Ｇに自己整合した第１のレジスト膜５を形成し、
この第１のレジスト膜５をマスクとしてチャネル保護膜
４をエッチングした後、上記第１のレジスト膜５を除去
し、次いで、ボジ型レジストを塗布し、これに背面露光
を施して、ゲート電極Ｇに自己整合した第２のレジスト
膜５゛を形成する。

その際に、露光強度をチャネル保護１１＃４のエソチン
グに使用した第１のレジスト膜５形成のための露光の時
より大として、光の回り込みを多くずることにより、第
１のレジスト膜５より幅が小さい第２のレジストＪｌ！
　５　’　を形成し、ソース・ドレイン電極膜１０を形
成しリフトオフすることにより、ソース電極Ｓとドレイ
ン電極Ｄの端部を、チャネル保護膜４の端部に重ね合わ
せる。

また、本発明の第２は、同図（Ｃｌにしめず如く、前記
チャネル保護膜４のエッチングが終わった後、前記第１
のレジスト膜５を除去し、次いで、ソース・ドレイン電
極膜１０を成膜し、上記チャネル保護膜４の端部を除《
領域を開口とする第３のレジスト膜５”を形成し、該第
３のレジスト膜５″をマスクとして、その開口内に露出
するソース・ドレイン電極膜を除去する。

以上の製造方法により、ソース電極Ｓ，ドレイン電極Ｄ
の端部を、チャネル保護膜４の端部に重ね合わせる。

〔作　用〕

上述の如く、チャネル保護膜４のエッチング時のマスク
となるレジスト膜と、ソース電極Ｓ．ドレイン電極Ｄを
形成時のマスクとなるレジスト膜を別個のものとし、ソ
ース電極Ｓとドレイン電極Ｄとの間隔を規定するレジス
ト膜の幅もしくは開口幅を、チャネル保護膜の幅より小
さくすることにより、上記ソース電極Ｓ，ドレイン電極
Ｄの端部を、チャネル保護膜４の端部に重ね合わずこと
ができる。

その結果、動作半導体膜およびゲート絶縁膜に亀裂が入
ることがなく、従って、高耐圧且つ特性の良好なＴＰＴ
を作製できる。

（実　施　例〕 以下本発明の第１の実施例を第２図（ａ）〜（ｅｌによ
り説明する。

同図（ａｌ，　（ｂｌは前述の第１図（ｂｌ，　（Ｃｌ
と同じ図であって、ここまでの製造工程は従来と何ら変
わるところはない。

即ち、ガラス基板１上にＴｉ膜からなるゲート電極Ｇ（
厚さは凡そ８００人以下）を形成する。

このゲート電極Ｇの上にＰ−ＣＶＤ法により、ゲート絶
縁膜としてＳｉＮ膜２，動作半導体膜としてａ−Ｓｉ：
Ｈ膜，チャネル保護膜となるＳｉｎｇ膜４を連続成膜す
る。上記各膜の厚さは、通常の値としてよく、ＳｉＮ膜
２が約３０００人以下、ａ−３４：Ｈ膜３が１００〜１
０００人、Ｓｉｎ．膜４が約ｔｏｏｏ人以下である。

次いで、ＳｉＯｚ膜４の上にポジ型フォトレジストを塗
布し、ゲート電極Ｇをマスクとして、ガラス基板裏面か
ら紫外線照射を行なう。これにより、ゲート電極Ｇにマ
スクされた未露光部ｌ１以外の被露光部ｌ２は、現像処
理により除去され、未露光部１１が第１のレジスト膜５
として残留する。

次いで、この第１のレジスト膜５をマスクとしてＳｉｎ
，膜４をエッチングし、その露出部を除去して第２図（
ｂ）が得られる。

本実施例ではこの後、上記第１のレジスト膜５を除去し
、再びポジ型のフォトレジストを塗布し、これに絶縁性
基板ｌの背面からゲート電極Ｇをマスクとして紫外線照
射を行ない、ゲート電極Ｇにマスクされた未露光部１１
゛以外の被露光部１２’を、現像処理を行なって除去し
、未露光部１１゛からなる第２のレジスト膜５゛を形成
する。

本工程において、第２のレジスト膜５゛形成時の露光強
度を、上記第１のレジスト膜５を形成時の露光強度の３
〜４倍とする。レジスト膜の厚さが約１．５μｍの場合
、第１のレジスト膜５形成時？露光エネルギ密度は約９
０ｍＪ／ｃｍ”とし、本工程の第２のレジスト膜５゛形
成時の露光エネルギ密度は、その３〜４倍の２７０〜３
　６　０ｍＪ／ｃｍ”　とする。

上記露光時の基板への入射光エネルギ密度は、ａ−Ｓｉ
：Ｈ膜３での光の吸収があるので、上記値より大きくし
なければならない。例えば、ａＳｉ　：Ｈ膜３の膜厚が
２００人のとき、上述した値の約２０倍とする必要があ
る。

露光強度を増大するには、露光時間を長くしてもよく、
また、光強度を大としてもよい。

このようにフォトレジストに与えるエネルギを大とする
ことにより、ａ−Ｓｉ：Ｈ膜３を透過してレジスト膜に
入射し、ゲート電極Ｇの端部内側に回り込む光量は、第
１のレジスト膜５の露光時より増大する。そのため、被
露光部１２゛　は前回よりゲート電極Ｇの端部内側に．
大きく食い込み、その分未露光部１１’　は小さくなり
、第２図（Ｃｌに示したように、ＳｉＯ■膜４より幅の
狭い第２のレジスト膜５゛が形成される。

？いで現像処理を行なった後、ａ−Ｓｉ：Ｈ膜３表面の
自然酸化膜を除去し、ソース・ドレイン電極膜１０とし
て、ｎ″ａ−Ｓｉ：｝｛膜６（厚さ凡そ〜５００人）と
Ｔｉ膜７　（厚さ凡そ〜ｔｏｏｏ人）を成膜する〔同図
（ｄ＋参照〕。

第２のレジスト膜５゛はＳｉｎ，膜４より幅が狭いので
、ｓｔｏｗ膜４は端部は露出している。

従ってソース・ドレイン電極膜１０はＳｉｎ．膜４の露
出した端部表面にも成膜され、両者の端部は重なり合う
こととなる。

この後第２のレジスト膜５゛を除去し、その上に付着し
たソース・ドレイン電極膜ｌＯをリフトオフして、第２
図ｔｅｌに示す如く、ＳｉＯ■膜４の端部にソース電極
Ｓおよびドレイン電極Ｄの端部が重ね合わされた構造が
得られる。

以上述べた如く、本実施例で作製した薄膜トランジスタ
は、チャネル保護膜とソース電極Ｓ，ドレイン電極Ｄと
の境界部に隙間８が存在しない。

従って、動作半導体膜３及びゲート絶縁膜２に亀裂が入
ることがなく、高耐圧，高信軌度の薄膜トランジスタを
提供できる。また、本実施例では自己整合法の利点を損
なうことなく、大面積．高精細パターンの形成が可能で
ある． 次に本発明の第２の実施例を第３図（ａ）〜（ｅｌによ
り説明する。

同図（ａｌ，　（ｂｌは前述の第２図（ａ）．　（ｂｌ
と同一の図であって、本実施例においても、チャネル保
護膜のＳｉｎ，膜４をエッチングするまでの工程は、第
１の実施例と同じである。従って、Ｓｉｎ．膜４をパタ
ーニングするまでの説明は省略し、第３図（Ｃ）〜（ｅ
）によりそれ以後の工程について説明する。

同図（Ｃｌに示すように、ＳｉＯｚ膜４をパターニング
した後、ソース・ドレイン電極膜１０として、コンタク
ト層のｎ″ａ−Ｓｉ膜６と、その上に導電膜のＴｉ膜７
を成膜する。

次いで同図＋ｄｌに示すように、ソース・ドレイン電極
形成領域を画定するパターンの第３のレジスト膜５”を
、マスク露光法により形成する。ソース電極とドレイン
電極は、チャネル部の両側に分離して対向配置されるの
で、この第３のレジスト？５”は、ソース・ドレイン電
極膜１０を分離するための開口１３をチャネル上部に有
する。

本実施例ではこの間口１３の幅を、先に形成したＳｉＯ
■膜４の幅より狭く形成する。

この第３のレジスト膜５″をマスクとして、ソース・ド
レイン電極膜１０およびその下層のａ−Ｓｉ：Ｈ膜３の
エソチングを行なってその露出部を除去する。

上述したように開口１３の幅はＳ　ｉ　Ｏ　ｔ膜４の幅
より狭いので、木工程の結果形成されるソース電極Ｓと
ドレイン電極Ｄは、端部がＳ　ｉＯ　ｚ膜４の端部上に
残留する。従って、従来の如くソース電極Ｓ，ドレイン
電極ＤとＳｉｎ．膜４との間に、隙間が形成されること
はない。

上記エソチング工程は、ＣＣＩ４と０■の混合ガスを用
いたりアクティブ・イオン・エッチング法により行なう
のが好適である。このエッチング法によれば、エソチン
グ対象のＴｉ膜１＋　　ｎ″ａＳｉ　：Ｈ膜６およびａ
−Ｓｉ：Ｈ膜３はエッチングされるが、ｓｉＯｚｔｌ＊
４はエッチングされな？。従って第３のレジスト膜５”
の開口１３内に表面を露出するＴｉ膜７とその下層のｎ
”ａ−Ｓｉ：Ｈ膜６が除去された後、その除去跡に表出
するＳ　ｉＯ　ｚ膜４は侵されず、チャネル部のエンチ
ングの停止膜となる。そのため、チャネル部で望ましく
ないエッチングが進行するおそれなしに、ソース・ドレ
イン電極形成のためのエッチングを実行できるという利
点を有する。

このあと、第３のレジスト膜５”を除去する。

このようにして得られた本実施例によれば、同図（ｅ）
に示すように、ソース電極Ｓとドレイン電極Ｄの端部が
ＳｉＯ■膜４の端部に重なり合い、その間に隙間ができ
ないので、高耐圧且つ良好な特性を有する薄膜トランジ
スタを、自己整合法の大面積且つ精細パターンへの適合
性を損なうことなく製造できる。

〔発明の効果〕

以上説明した如く本発明によれば、自己整合法の大面積
，精細バターニングへの適合性を活かしながら、高耐圧
且つ特性の良好な薄膜トランジスタを製造でき、液晶表
示装置の信頼性および製造歩留りが向上する。

【図面の簡単な説明】

第１図（ａ）〜（Ｃｌは本発明の原理説明図、第２図（
ａｌ〜（ｅ）は本発明第１の実施例説明図、第３図ｔａ
）〜（Ｑ）は本発明第２の実施例説明図、第４図（ａ）
〜（ｅ）は従来の製造方法の問題点説明図である。 図において、１は絶縁性基板（ガラス基板）、２はゲー
ト絶縁膜（ＳｉＮ膜）、３は動作半導体膜（ａ−Ｓｉ：
Ｈ膜）、４はチャネル保護膜（ＳｉＱ２膜）、５．５’
，５”は第１，第２，第３のレジスト膜、６はコンタク
ト層（ｎ’ａ−Ｓｉ：Ｈ膜）、７は導電膜（Ｔｉ膜）、
８は隙間、１０はソース・ドレイン電極膜、１１は未露
光部、１２は被露光部、Ｇはゲート電極、Ｓはソース電
極、ＤＩ中Ｌ−＋．ノ−パ１五太二千 オ発朗の零理訂ジ川団 第１図（予？１） ，手宛ｐ月．７ｌ原理ｔ冫萌ｍ 第１図（ブ／＋２） ｆ足未め気渣えヲｋｔ＋山題文１見一ｍ第４図

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板（１）上に、ゲート電極（Ｇ）、ゲー
   ト絶縁膜（２）、動作半導体膜（３）、チャネル保護膜
   （４）を順次形成し、 次いで該チャネル保護膜上に前記ゲート電極に自己整合
   した第１のレジスト膜（５）を形成し、該第１のレジス
   ト膜をマスクとして前記チャネル保護膜の露出部を除去
   し、 次いで、該第１のレジスト膜を除去した後、前記チャネ
   ル保護膜上に該チャネル保護膜の端部を露出する第２の
   レジスト膜（５′）を形成し、次いで、ソース・ドレイ
   ン電極膜（１０）を成膜した後、前記第２のレジスト膜
   を除去して、その上に付着したソース・ドレイン電極膜
   をリフトオフする工程を含むことを特徴とする薄膜トラ
   ンジスタの製造方法。
2. （２）絶縁性基板（１）上に、ゲート電極（Ｇ）、ゲー
   ト絶縁膜（２）、動作半導体膜（３）、チャネル保護膜
   （４）を形成し、 次いで該チャネル保護膜上に前記ゲート電極に自己整合
   した第１のレジスト膜（５）を形成し、該第１のレジス
   ト膜をマスクとして前記チャネル保護膜の露出部を除去
   し、 次いで、該第１のレジスト膜を除去した後、前記チャネ
   ル保護膜上を含む前記絶縁性基板上にソース・ドレイン
   電極膜（１０）を成膜し、 次いで、前記チャネル保護膜の端部を除く領域上に開口
   を有する第３のレジスト膜（５″）を形成し、 該第３のレジスト膜をマスクとして該第３のレジスト膜
   の開口内に露出する前記ソース・ドレイン電極膜を除去
   する工程を含むことを特徴とする薄膜トランジスタの製
   造方法。