JPH02288338A - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合バイポーラトランジスタの製造方
法に関するものである。

〔従来の技術〕

■−■化合物半導体、特にＡｊ！　Ｇａ　Ａｓ　／Ｇａ
Ａｓ系の半導体におけるエピタキシャル成長技術の進歩
に伴い、従来は作製できなかったヘテロ接合を有する半
導体素子が実現されている。特に、ヘラ１口接合バイポ
ーラトランジスタでは、半絶縁性基板上に禁制帯幅の異
なる材料を成長することで素子を作製するため、設計の
自由度が大きく、それにより高速動作が可能な素子の実
現が期待される。

ヘテロ接合バイポーラトランジスタのより一層の高性能
化、特に信号処理能力の向上のためは、そのデバイスの
有する寄生素子効果、すなわち寄生抵抗および寄生容量
の低減を図らねばならない。

寄生抵抗は大別してエミッタ抵抗、ベース抵抗およびコ
レクタ抵抗に分けられる。

コレクタ抵抗に関しては構造的に基板上部にコレクタを
設けることでコレクタ部の膜厚を充分厚＜シ、コレクタ
のシート抵抗を充分に下げることが可能である。また、
コンタクト抵抗は特にアロイ部の拡散に関し問題がない
ため、コンタクト部分にアロイ系のオーミックメタルを
設けることで充分低いコンタクト抵抗を実現できる。

このため、特に考慮する必要があるのはエミッタ抵抗お
よびベース抵抗と言える。エミッタ抵抗としては、エミ
ッタ幅を極力微細化する事が従来のＳｌバイポーラトラ
ンジスタにおける高性能化の指標であったことを考えわ
せると、ヘテロ接合バイポーラトランジスタに於いても
同様にエミッタ幅の微細化が一つの課題となる。その際
の抵抗低減のため、従来より検討されてきたエミッタ部
のバルク抵抗、コンタクト抵抗のみならず、ヘテロ接合
バイポーラトランジスタを生かすための高電流密度に耐
え得る配線技術をも確立することが必須の課題である。

ベース抵抗としては、ベースのバルク抵抗およびベース
のコンタクト抵抗の低減が必要だが、特にベース抵抗を
低減するためには、エミッタ部とベース部を極力近づけ
る自己整合技術が効果的である。

以上のように、従来より行なわれてきたバルク抵抗、コ
ンタクト抵抗の低減に加えて、エミッタ幅の微細化に十
分対応可能な自己整合技術の確立が、また、この様な構
造を作製することを考えた際、従来の構造に対し寄生容
量が付加しない点を考え合わせることが、今後の高性能
化の指標となる。

自己整合法の第１の従来例として、サイドウオールを用
いて高速回路を実現した例がある（例えば、１ＥＥＥｒ
）ランザクジョン拳エレクトロン舎デバイセズ」　“Ｔ
ｒａｎｓ、ＥＩｅｅｔｒｏｎ　Ｄｅｖｉｃｅｓ、　”　
Ｖｏｌ、ＥＤ−３５，Ｎｏ、１．ｐ、２（１９８８））
。

また、従来例２として、ベース上部の絶縁物としてポリ
イミドをベース上の絶縁物として用いた例がある（　Ｉ
ＥＥＥ　ｒエレクトロン・デバイス・レターズＪ　　”
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｌｃｅ　Ｌｅｔｔｉｒｓ、”
　Ｖｏｌ、９゜Ｎｏ、１１．ｐ、５９８（１９８８）　
）。

〔発明が解決しようとする課題〕

第１の従来例では、ベース電極がエミッタに近傍して作
製できるため、ベース抵抗は低減される。

エミッタ抵抗としては、微細化を図ろうとするとエミッ
タ電極の断面積を充分大きくしなければならないが、こ
れを解決するためにエミッタ電極を厚くすると、エミッ
タとベース電極が短絡する問題点を有していた。

第２の従来例では、ポリイミドをベース電極上、エミッ
タ電極下の絶縁物として用いているため、その平坦化と
しドライエツチングを行い、エミッタの頭出しを行うこ
とが必要になり、工程上の手間を生ずる。

本発明は上記のような問題点を解決した高性能のへテロ
接合バイポーラトランジスタの製造方法を提供すること
を目的とする。

〔課題を解決するための手段〕

本発明に係るヘテロ接合バイポーラトランジスタの製造
方法は、第１導電型のベース層上に第２導電型のエミッ
タ層を形成し、ベース層およびエミッタ層にオーミック
接触するベース電極およびエミッタ電極を形成するヘテ
ロ接合バイポーラトランジスタの製造方法において、ベ
ース層上に形成されたエミッタ層となるべき半導体結晶
成長層上に、エミッタ層形成領域を覆う遮蔽層のマスク
を形成する第１の工程と、遮蔽層のマスクを介して半導
体結晶成長層をエツチングし、当該マスクに対してエツ
チングされたエミッタ層を形成する第２の工程と、遮蔽
層のマスクを介してベース層上に当該マスクと自己整合
したベース電極を形成する第３の工程と、ベース層上に
絶縁層を形成した後に遮蔽層のマスクを除去し、エミッ
タ層の上部を絶縁層から露出させる第４の工程と、エッ
ミタ層の露出部に接触するエミッタ電極を形成する第５
の工程とを備えることを特徴とする。ここで、第１の工
程は、アンダーカットされた遮蔽層のマスクを形成する
工程であるとしてもよい。

〔作用〕

本発明によれば、遮蔽層のマスクを用いてエミッタ層の
エツチングとベース電極の形成を自己整合的に行なって
いるので、ベース電極をエミッタ層に極力接近させてベ
ース抵抗を低減できる。また、遮蔽層のマスクに対して
反転した形状の絶縁層を形成し、この上にエミッタ電極
を形成しているので、エミッタ構造の微細化が可能にな
る。

また、遮蔽層のマスクをアンダーカットされた２層構造
または逆メサ形状のフォトレジストとすれば、ベース電
極とエミッタ層の絶縁やエミッタ構造の微細化がより容
易になる。

〔実施例〕

以下、添付図面を参照して本発明の詳細な説明する。

第１図は実施例に係る製造工程を示す断面図であり、第
２図は実施例の方法により製造されたヘテロ接合バイポ
ーラトランジスタの断面図である。

ｎ−ｐ−ｎ型のへテロ接合バイポーラトランジスタは第
２図に示す通り、半絶縁性の半導体基板１の上にｎ型の
サブコレクタ層２、ｎ型のコレクタ層３、ｐ型のベース
層４、ｎ型のエミッタ層５およびｎ型のエミッタキャッ
プ層６を順次に積層して形成される。そして、サブコレ
クタ層２、ベース層４およびエミッタキャップ層６には
オーミック電極として、コレクタ電極７１、ベース電極
７２およびエミッタ電極７３が形成されている。

ここで、エミッタ層５、エミッタキャップ層６とベース
電極７２は絶縁層８に埋め込まれており、この絶縁層８
上に設けられたエミッタ電極７３がエミッタキャップ層
６と接している。

次に、上記のへテロ接合バイポーラトランジスタの製造
工程の要部を第１図により詳細に説明する。

まず、第１図（ａ）に示すように、ベース層４の上にエ
ミッタ層５となるべき第１半導体結晶層５０と、エミッ
タキャップ層６となるべき第２半導体結晶層６０を成長
させ、その上に遮蔽層となる下層レジスト９１と無機物
膜９２を形成する。

ここで、無機物膜９２としては５ＩＯ２やＳＩＮ　など
を用いうる。そして、無機物膜９２の上に上層レジスト
９３を塗布し、パターニングしてエミッタ形成領域に上
層レジストリ３をマスクとして残存させる。

次に、上層レジスト９３のマスクを介して無機物膜９２
をエツチングし、下層レジスト９１を露出させる。しか
る後、無機物膜９２をマスクとして下層レジスト９１を
エツチングし、わずかに下層レジスト９１をオーバーエ
ツチングすることで下側がアンダーカットされた遮蔽層
のマスク９４を得る（第１図（ｂ）図示）。

次に、このマスク９４を介して第２半導体結晶層６０お
よび第１半導体結晶層５ｏをエツチングする。ここで、
第１半導体結晶層５ｏおよび第２半導体結晶層６０のエ
ツチング量は、第１半導体結晶層５０の下側端部の拡が
りが、マスク９４の上側層（無機物膜９２）に比べて狭
くなるようにする（同図（ｃ）図示）。

次に、オーミック金属を堆積してベース層４上にベース
電極７２を形成する。このとき、無機物Ｍ９２の上にも
金属膜７６が形成されるが、これは後の工程で除去され
る。（同図（ｄ）図示）。

ベース電極７２の形成法は指向性の優れた真空蒸盾法な
どが好ましく、これによりマスク９４の特に無機物膜９
２と自己整合したベース電極７２が形成される。このた
め、ベース電極７２とエミッタ層５およびエミッタキャ
ップ層６は接触することがなく、シかも極めて近接させ
て微細化することが可能である。

次に、ＳｉＯ，ＳｉＮ　　などからなる絶縁層ｘ ８を堆積する（同図（ｅ）図示）。絶縁層８の堆積法と
しては、下層レジストリ１の耐熱温度を考慮してスパッ
タ法やＥＣＲ−ＣＶＤ法を用いるのが好ましい。また、
エミッタ層５およびエミッタキャップ層６の側壁にも絶
縁層８を形成するために、いわゆる「付き回り」の良い
方法が好ましいが、スパッタ法やＥＣＲ−ＣＶＤ法はこ
の条件を満たしている。

次に、スライドエツチングにより絶縁層８を僅かに除去
すると、下層レジスト９１の側壁の絶縁層８が早く除去
されて下層レジスト９１が露出される。しかる後、下層
レジスト９１を除去すると、第１図（ｆ）のようにエミ
ッタキャップ層６の上部が絶縁層８から露出する。そこ
で、リフトオフ法等でエミッタキャップ層６の近傍の絶
縁層８上にオーミック金属を堆積すると、同図（ｇ）の
ようにエミッタキャップ層６と接するエミッタ電極７３
が得られる。すなわち、第２図に示すヘテロ接合バイポ
ーラトランジスタの製造方法か得られることになる。

上記実施例によれば、エミッタ層５およびエミッタキャ
ップ層６を形成する際に用いた遮蔽層のマスク９４と自
己整合的にベース電極７２を形成しているので、エミッ
タ層５とベース電極７２を可能な限り接近させることが
できる。このため、ベース抵抗の低減が可能である。ま
た、エミッタ電極７３はマスク９４を反転させた絶縁層
８の上に形成されるので、エミッタ電極７３の寸法はエ
ミッタ層５およびエミッタキャップ層６の寸法に制約さ
れない。このため、エミッタ層５およびエミッタキャッ
プ層６が微細化できる。また、ベース電極７２とエミッ
タ電極７３のオーバラップする部分には絶縁層８が介在
しているので、寄生容量を大きく増大させることもない
。

本発明については種々の変更が可能である。例えば、エ
ミッタ層およびエミッタキャップ層の形成に用いるエツ
チングには、ウェットエツチングの他にドライエツチン
グ（プラズマモード、ＲＩＥモード等を含む）などが適
用できる。また、遮蔽層のマスクは逆メサ状にしたレジ
ストマスクとしてもよい。

〔発明の効果〕

以上、詳細に説明した通り、本発明によれば、遮蔽層の
マスクを用いてエミッタ層のエツチングとベース電極の
形成を自己整合的に行なっているので、ベース電極をエ
ミッタ層に極力接近させてベース抵抗を低減できる。ま
た、遮蔽層のマスクに対して反転した形状の絶縁層を形
成し、この上にエミッタ電極を形成しているので、エミ
ッタ構造の微細化が可能になる。このため、高性能のへ
テロ接合バイポーラトランジスタを実現することが可能
になる。

たヘテロ接合バイポーラトランジスタの断面図である。

１・・・半導体基板、２・・・サブコレクタ層、３・・
・−１１２２層、４・・・ベース層、５・・・エミッタ
層、６・・・エミッタキャップ層、８・・・絶縁層、５
０・・・エミッタ層となるべき第１半導体結晶層、６０
・・・エミッタキャップ層となるべき第２半導体結晶層
。

９４・・・遮蔽層のマスク。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型のベース層上に第２導電型のエミッタ層
   を形成し、前記ベース層および前記エミッタ層にオーミ
   ック接触するベース電極およびエミッタ電極を形成する
   ヘテロ接合バイポーラトランジスタの製造方法において
   、 前記ベース層上に形成された前記エミッタ層となるべき
   半導体結晶成長層上に、前記エミッタ層形成領域を覆う
   遮蔽層のマスクを形成する第１の工程と、 前記遮蔽層のマスクを介して前記半導体結晶成長層をエ
   ッチングし、当該マスクに対してエッチングされた前記
   エミッタ層を形成する第２の工程前記遮蔽層のマスクを
   介して前記ベース層上に当該マスクと自己整合したベー
   ス電極を形成する第３の工程と、 前記ベース層上に絶縁層を形成した後に前記遮蔽層のマ
   スクを除去し、前記エミッタ層の上部を前記絶縁層から
   露出させる第４の工程と、 前記エッミタ層の露出部に接触するエミッタ電極を形成
   する第５の工程と、 を備えることを特徴とするヘテロ接合バイポーラトラン
   ジスタの製造方法。 ２、前記第１の工程は、アンダーカットされた遮蔽層の
   マスクを形成する工程である請求項１記載のヘテロ接合
   バイポーラトランジスタの製造方法。