JPH01248559A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01248559A
JPH01248559A JP63074443A JP7444388A JPH01248559A JP H01248559 A JPH01248559 A JP H01248559A JP 63074443 A JP63074443 A JP 63074443A JP 7444388 A JP7444388 A JP 7444388A JP H01248559 A JPH01248559 A JP H01248559A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置及びその製造方法に係わる。
（従来の技術） バイポーラトランジスタは、電界効果トランジスタは、
電界効果トランジスタに比べて電流駆動能力が大きく高
い遮断周波数を有するため高速回路に適している。バイ
ポーラトランジスタを高速に動作させる為には、各種寄
生抵抗と寄生容量電極力排除することが有効である。特
にエミツタ幅を縮小しベース抵抗を下げることと、ベー
ス／コレクタ幅の縮小によるベース／コレクタ間容量の
低減の効果が大きい。この様な観点からシリコンバイポ
ーラトランジスタでは二重拡散トランジスタにおいて多
結晶シリコンをエミッタ電極とベース電極に用いた構造
を中心ｌこ種々の自己整合技術が開発され、高速動作の
達成に大きく寄与してきた。しかし、現在ではこの様な
改良も飽和傾向にある。
さらに高速なトランジスタを求めて最近注目されている
技術として、広禁止帯エミッタの採用がある。この技術
は、ベースに比べ禁止帯幅が大きい半導体をエミッタに
用いるもので、ベースドーピングをあげてもエミッタ注
入効率が低下しないため、ベース抵抗の低減に有効であ
る。現在このヘテロ接合バイポーラトランジスタ（以Ｎ
　ＨＢＴ　、！：略称する）は、ＩＶＩＢＥ法やＭＯＣ
ＶＤ法により良質なペテロ接合が形成できる１ｌｌ−Ｖ
族化合物半導体を用いて開発されている。現在のリング
ラフイー技術では最少線幅とマスク合せ余裕は同程度で
あるので、ＨＢＴＭこおいてもエミツタ幅とベース／コ
レクタ幅の縮小の為に合せ余裕を省ける自己整合技術の
開発が従来トランジスタと同様に重要な技術上の課題と
なっている。ところが、従来のトランジスタでは接合形
成が拡散法により行われたのに対し、ＨＢＴでは接合形
成がエピタキシャル成長により竹われる為、従来トラン
ジスタで発展してきた自己整合技術が適用できず新しい
自己整合法が必要とされている。
（発明が解決しようとする課題） ■ ＨＥＴ＃自己整合法の１効な方法の１つとして、ＩＥＥ
Ｅ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥ　ＬＥＴＴＥＲ８
，ＶＯＬ。
ＥＤＬ−８，Ｎｏ、　７．ＪＵＬＹ　１９８７．　ＰＰ
−３０３〜３０５に記載されている技術がある。この技
術は第４図に示す如くエミッタを逆メサ形にすることで
ベース電極（Ｂ）とエミッタを分離しく第４図Ａ）、更
に元口法とレジスト（２１）のリフトオフによりベース
電極上とエミッタのサイドウオールｌこ５ｉＯ＝　（２
２）を形成しエミッタ電極とベース電極の分離を行なう
（第４図Ｂ）ものである。しかし、エミッタ領域を逆メ
サ形にするにはエミッタストライプを（１１０）方向に
そろえ、（１１１）　Ａ面と３面でエツチング速度が異
なるエツチング液を用いてエツチングしなければならな
いため、トランジスタを晶変に集積化することができな
い。また、光ＣＶＤ法によるＳｔｅｍ形成の際、マスク
の形状上の制約からＳｉＯｘを厚く形成することができ
ない。実際のトランジスタでは、マスク合わせの困難さ
からエミッタ電極がベース電極領域上にも張り出し、薄
い５１０ｍを挾んでエミッタ電極とベースｉ極間にキャ
パシタンスが出来てしまい、トランジスタの高速性が妨
げられる。
また、レジスト膜の上から元口法でＳｉＯｘ膜を形成す
るため、光Ｃ■はレジストが硬化しないよう１５０℃以
下の低温で行なわなければならない。
このような低温で得られた膜は微細孔が多く、腐蝕や絶
縁不良といった問題が発生するため実用上好ましくない
。
一万、特開昭６１−１１７８６５号公報に記載のバイポ
ーラトランジスタは、第５図に示す如くエミッタに絶縁
物から成るサイドウオール（３１）を設はエミッタとベ
ース電極の分離を行なうと共に、ベース電極上に絶縁物
層（３２）を設はエミッタ電極とベース電極の分離を行
なうものであり、その製造工程は第５図Ａ−Ｍｌこ示す
通りである。この方法は製造工程が何段階にも分かれ煩
雑であり、エミッタ領域とベース１！極の分離層と、ベ
ース電極とエミッタ電極の分離層が別個に形成されるた
め、複雑な工程となっている。また、歩留まりが悪いと
いう欠点がある。これは、エミッタを形成する際実施例
に記載されているように反応性イオンエツチング処理を
行なうと、エミッタとベースの接合界面にダメージがは
いり、再結合が起こり利得が低下する等、トランジスタ
としての特性が劣化するためである。また仮にウェット
エツチングによりエミッタを形成した場合、実施例に記
載されるように絶縁物として５ｉｎｓを堆積させると、
くびれだ形状のエミッタとベース電極の間に５ｉｏｔが
十分に回り込んで充′填することが出来ないため、微細
な空孔が残ってしまい、トランジスタの特性が劣化する
。
特開昭６１−８２４７４号公報には、外部ベース領域上
に設けたベース！極上にエミッタ領域とほぼ同じ高さの
絶縁膜を設け、エミッタ領域の周辺が絶縁膜で覆われた
状態！どすることζこより、エミッタ領域全面にエミッ
タ電極をコンタクトさせ、エミッタ面積の低減を可能に
するものである。外部ベース領域上にベース電極を設け
る場合、エミッタ領域とベース電極間は十分離れている
ので、ここで使用する絶縁物はどのようなものであって
も、素子特性に影響を与えるものではない。このためこ
こでは絶縁膜の種類及びその成膜方法に関しては、何ら
特別な考慮がなされていない。換言すれば、この技術は
エミツタ幅の縮小を目的としており、ベース及びコレク
タ幅の縮小をすることはできないのである。
本発明はこのような問題点に鑑みなされたものであり、
エミツタ幅の縮小とベース及びコレクタ幅の縮小を可能
にすることにより高速で、遮断周波数が高い半導体装置
及びその製造方法を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明は、半導体基板上に第１導電形のコレクタ領域と
、第２導電形のベース領域と、前記ベース領域とヘテロ
接合を形成する第１導電形のエミッタ領域が順次積層さ
れ、各々の領域上に各々コレクタ電極、ベース電極、エ
ミッタ電極が形成された半導体装置において、前記エミ
ッタ領域をメサ型ｌこ構成し、このメサ型エミッタ領域
の底部と離間してベース領域上にベース電極を設け、こ
のベース電極と前記エミッタ領域の間の露出しているベ
ース領域及びエミッタ領域側面を覆い、前記ベース電極
上に形成された樹脂層を設け、この樹脂１審を介して前
記ベース電極と端部において重なり合う前記エミッタ上
に形成されたエミッタ電極を設け′たことを特徴とする
′ｊＰ４体装置である。
本発明で用いられる樹脂層は格別に限定されるものでは
ないが、求すイミドであることが好ましく１）。
本発明のベース電極とエミッタ領域の間隔は、ベース領
域に使われる半導体材料の種類、不純物のドーピング濃
度、電極材料の種類、処理条件等種々の要因を考慮し、
適宜決定されるものであるが、一般に行なわれるアロイ
工程（例えばＡｕＺｎでは３５０℃）ではベース領域に
金属が０．０５μｍ侵入するので、エミッタとベースの
短絡を回避するためには、　０．０５μｍ以上間隔をあ
ける必要がある。
また、０．５μｍ以上間隔をとると、セルファラインに
よるメリットが得られずベース及びコレクタ幅の縮小を
することができない。
また、第２の発明は半導体基板上に第１導電形の第１半
導体層と、第２４′ｒＩ！、形の第２半導体層と第１導
電形の第３半導体層を順次積層し、各々の半導体層に電
極を形成する半導体装置の製造方法において、前記第３
半導体層上にエミッタ領域形成用のマスク材ｌとベース
″ｇＬ極形成用マスク材２をこの順は形成し、マスク材
２にベース′ｇＬ極パターンを形成し、マスク材１に前
記ベース電極パターンより幅が大きいパターンを形成す
る工程と、。
前記マスク材ｌをマスクに第３半導体層を第２半導体層
が露出するまでエツチングしてメサ型エミッタ領域を形
成する工程と、前記マスク材２をマスクｌこして金属を
蒸着し露出した第２半導体層上にベース電極を形成した
後、前記マスク材２を除去する工程と、該工程の後全面
に樹脂材を抜機する工程と、該工程により形成した樹脂
材をｆｕＩ記マスク材１が露出するまでエツチングする
工程と、該工程により露出したマスク材１を除去し第３
半導体層を露出させエミッタ電極を形成する工程を具備
したことを特徴とする半導体装置の製造方法である。
（作用） 本発明は、エミッタとなる第３半導体層上にエミッタ領
域形成のためのマスク材１とベースｔｉ形成のためのマ
スク材２をこの順に積層し、マスク材ｌに形成する穴を
マスク材２の穴よりも大きクシ、第３半導体層のエツチ
ングを 光≠≠り行なうこをにより、マスク材ＩＩこ形成された
穴の幅よりも大きい幅で第２半導体層を露出することが
できる。この露出された第２半導体層上に形成されるベ
ース電極の幅はマスク材１の穴の幅で決まるものであり
、先に述べたように露出された第２半導体層の幅はマス
ク材１の穴の幅より大きいので、自己整合的にエミッタ
領域とベース電極の分離を行なうことができる。
従って本発明では製造工程が簡略になると共に、エミッ
タ電極とベース電極の形成にマスク合わせの余裕を持た
せる必要がないため、エミツタ幅の縮小によるベース抵
抗の低減及びベースとコレクタ幅の縮小によるベースと
コレクタ間の容量の低減をすることができるので、高速
性が改善され、遮断周波数が高くなる。また、エミッタ
を逆メサ形にする必要がないので、エミッタストライプ
なをそろえる必要がなく、高集積化が可能である。
（実施例） 以下、ＧａＡｓとＡｌＧａＡｓのヘテロ接合を用いたＨ
ＢＴの製造の場合ｌこついて、本発明の詳細な説明する
。
再２図Ａ−Ｌｌこ示した工程で第１図に示すようなＨＢ
Ｔを作製した。
ます、第２図Ａに示す様に半絶縁性ＧａＡｓ基叛（１１
上に、埋め込みｎ＋ＧａＡｓコレクタ層（２）を０．５
μｍキャリア密度５×１０６Ｒのｎ−ＧａＡａコレクタ
層（３）を、０．５　Ａｍ　％キャリア密度３　×１０
１９、、−３のｐ＋ＧａＡｓべ一刈１４）を０．　Ｉ　
Ｉ’ｍ　ｓキャリア密度５　Ｘ　１０１７１３のｎ−Ａ
ｌＧａＡｓエミッタＮ（５）を０．１　μｍ　ｓＯ，２
５０，７５ キャリア密度Ｉ　Ｘ　１０１９ｔｉ３のｎ＋ＡｌＧａＩ
ｎＡｓ層（６）を０．０５μｍｓキャリア密ｉ１Ｘ１０
ｍのｎ　−Ｇ　ａｏ、５　Ｉ　ｎｏ、ｓＡｓ層（７１を
０．０５μｍＭＢＥ法により順次成長する。ここでＡｌ
ＧａＩｎＡｓ層（６）の組成は、Ａ　１０２５　Ｇ　ａ
　ｏ７５　Ａ　ｓ　Ｎｊ（５）の組成から、段階的にＡ
１とＧａの組成比を減少させＩｎの組成比を増加させ、
Ｉ　ｎ、）５Ｇ　ａｏ、ｓ　Ａ　ｓ層（７）の組成と成
る様にする。次に、第２図Ｂに示す様に素子間分離用の
高抵抗層（８）と、ベース／コレクタ間分離用の高抵抗
＃　（９１をプロトン注入により形成する。−この際、
高抵抗領域（８）を形成する時に用いたマスク材（例え
ばポリイミドなど）をエツチング用のマスクとし゛て、
表面側のＧａ　Ｉ　ｎＡｓ　Ｆｍ　（７１とＡｌＧａ　
Ｉ　ｎＡｓ　Ｎ　（６）をエツチングにより除去する。
これは、これらの層の禁止帯幅が狭いためプロトン注入
では高抵抗化が困難なためである。次に、このウェハ全
面にＳｔｏｗ膜（１（ＩをＣＶＤ法により０．５μｍ堆
積する（第２図Ｃ）。このＳ　ｉＯｍ上にフォトレジス
）　（Ｉｌｌでベース電極のパターンを形成、する（第
２図Ｄ）。フォトレジストをマスクとして５ｉｎｓをＲ
ＩＥ法によりエツチングと共ｌこウェットエツチングで
Ｓｔｏｗのサイドエツチングを行なう（第２図Ｅ）　ｏ
　ｓ　ｔｏｗをマスクとしてＧａＩｎＡｓ層（７）とＡ
ｌＧａＩｎＡｓ　＃ｆ６）とエミツタ層（５）をウェッ
トエツチングで除去し、ベース層（４）を露出させる。
この過程で、エミッタ領域α９の大きさが決定される（
第２図Ｆ）。次に、ＡｕＺｎ合金（１２１）をウェハ全
面に蒸着してから（第２図Ｇ）フォトレジストを溶解し
、す７トオ７法によりベース電極σ２のパターン形成を
行う（第２図Ｈ）。この時、第２図Ｅと第２図Ｆで示し
たエツチング工程で、５ｉＯ＝　　とエミッタ領域がそ
れぞれフォトレジストと５ｉｎｓに対してサイドエツチ
ングされるため、エミッタ領域０９とベース電極（１３
の間隔はこのサイドエツチング量で決定され、０．１μ
ｍから０．２μｍ程度と極めて微細な物が得られる。次
にウエノ１全面にポリイミド樹１１１　（７）　７’レ
ボリマ溶液をスピンコード法により塗布し、３２０℃ま
で段階的に加熱しポリイミド樹脂α３とする（第２図工
）。このポリイミド樹脂を酸素とＣＦの混合ガスを用い
たプラズマ中で５ｉｄｅα１が露出するまでエツチング
する。この際、第２図工でプリポリマ溶液の粘性のため
ポリイミド樹脂の表面は平担となるので、ベース電極上
シこはポリイミド樹脂が残存する（第２図Ｊ）。この後
、ＧａＩ　ｎＡｓ　Ｎ　（７）及びポリイミド樹脂α３
の表面を弗化アンモニウムで前処理（ＧａＩｎＡｓ　ｒ
ｆｉｊ表′面の自然酸化膜を除去する為）を施す。尚ポ
リイミド樹脂（７）の代りに５ｉＯｙを用いた場合、弗
化アンモニウム等で前処理を行うと、５ｉｏｔがエツチ
ングされてし１うという問題が生ずる。しかる後、第２
図Ｆから第２図Ｈ（こ示したのと同様の方法によりＡｕ
ＧｅＮｉ合金よりなるコレクタ′ｒｊｔ極α４を形成し
、アルゴンガス中で３６０℃に加熱しＡｉｕ　Ｚ　ｎ　
（１２）とＡｕＧｅＮｉ　（＋４をＧａＡｓと合金化し
オーム性コンタクトを得る（第２図Ｋ）。次に５ｉＯ＝
をフッ化アンモニウムと弗酸の混合溶液で溶解除去しエ
ミツタ層を露出させる。この露出したエミッタＩ曽上に
リフトオフ法でＴｉ／Ｐｔ／Ａｕからなるエミッタコン
タクトσＱを設ける（第２図り及び第１図）。ここでエ
ミッタ電極のパターンはエミッタ領域α９より０．５μ
ｍ大きくする。エミッタ領域四を囲むポリイミド樹脂α
３によりエミッタ電極Ｇ［９がベース電極１３と短絡す
る事が防がれる。また、エミッタ電極の合せ余裕がエミ
ッタ領域の外側に設けられているので、エミツタ幅を合
せ余裕に無関係に縮小することが出来る。
従って本実施例ではエミツタ幅は１．５μｍとした。
脣たベース電極幅は１μｍとしたので、ベース／コレク
タ幅は３．５μｍまで縮小出来た。これは最少線幅と最
少合せ余裕を１μｍとした時の従来法によるメサ形トラ
ンジスタでは、エミツタ幅が３μｍ１ペ一ス／コレクタ
幅が７μｍとなるのζこ比べて二分の−の大きさである
。
本実施例によれば、エミッタ領域に対しベース電極とエ
ミッタ電極の合せ余裕を含む必要が無くなるので、従来
法に比べて素子のサイズを約二分の−（こ縮小できた。
このため、トランジスタの遮断周波数が向上し、回路の
動作速度も向上した。
実施例の構造ではエミッタからコレクタまでの電子走行
時間は２ｐｓであるので、砕断周波数の限界値は８０Ｇ
Ｈｚである。これに対しベース／コレクタ幅を３．５μ
ｍとしたトランジスタでは、遮断周波数は７５　ＧＨｚ
とほぼ限界に近い値が得られた。これは素子サイズの縮
小により、ベース／コレクタ間容貴とコレクタ抵抗が各
々二分の−（こ減少したためである。この様に、本発明
はトランジスタの高周波特性の改善に有効である。さら
に、本発明の様な自己整合技術を用いるとマスクの合せ
工程で発生するばらつきが無くなるので素子の均一性が
向上し、高集積化できる。
また、比較例として本発明と同様の構造で、エミツタ面
積１μｍＸ３μｍ１ポリイミドの代わりに光ＣＶＤ法で
ＳｉＯ＊膜を形成した素子を作成した。この比較例と同
じエミッタ面積を持ち本発明を採用した素子（樹脂層は
ポリイミド）を実施例２として作製した。実施例２と比
較例のコレクタ電流密度と電流増幅度の関係を調べた結
果を第３図ζこ示す。（幻は本実施例２、（ｂｌは比較
例である。Ｓ　ｉＯｔをエミッタ電極とベース電極の分
離に用いた比較例（こ比べ、ポリイミドを用いた本ＪＭ
例では電流増幅率が１．５倍に増加したことがわかる。
これは５１０ｍ被看に上り生じたストレスによりエミッ
タ・ベース界面に再結合中心が生成されｔ流増幅率が低
下するのｌこ対し、本実施例２ではストレスが軽減され
、再結合中心の数が減り電流増幅率が改善キれたものと
考えられる。
〔発明の効果〕
本発明によれば高速で、遮断周波数が高い半導体装置及
びその製造方法を提供することができる。
【図面の簡単な説明】
第１図は本発明の半導体装置の一例を説明するための断
面図、第２図は本発明の製造方法の一実施例を示す図、
第３図は本発明の詳細な説明するための図、第４図及び
第５図は従来技術を説明するための図である。 ５・・・エミッタ、１２・・・ベース電極、１３・・・
樹脂層。

Claims (8)

    【特許請求の範囲】
  1. （１）半導体基板上に第１導電形のコレクタ領域と、第
    ２導電形のベース領域と、前記ベース領域とヘテロ接合
    を形成する第１導電形のエミッタ領域とが順次積層され
    、各領域上に各々コレクタ電極、ベース電極、エミッタ
    電極が形成された半導体装置において、前記エミッタ領
    域をメサ型に構成し、このメサ型エミッタ領域の底部と
    離間してベース領域上にベース電極を設け、このベース
    電極と前記エミッタ領域の間の露出しているベース領域
    及びエミッタ領域側面を覆い、前記ベース電極上に形成
    された樹脂層を設け、この樹脂層を介して前記ベース電
    極と端部において重なり合う前記エミッタ領域上に形成
    されたエミッタ電極を設けたことを特徴とする半導体装
    置。
  2. （２）前記樹脂層がポリイミド樹脂からなることを特徴
    とする請求項１記載の半導体装置。
  3. （３）前記ポリイミド樹脂層前記エミッタ領域より高く
    したことを特徴とする請求項１記載の半導体装置。
  4. （４）前記エミッタ領域とベース電極の間隔が０．０５
    〜０．５μｍであることを特徴とする請求項１記載の半
    導体装置。
  5. （５）半導体基板上に第１導電形の第１半導体層と、第
    ２導電形の第２半導体層と、第１導電形の第３半導体層
    を順次積層し、各々の半導体層に電極を形成する半導体
    装置の製造方法において、前記第３半導体層上にエミッ
    タ領域形成用のマスク材１とベース電極形成用マスク材
    ２をこの順に形成し、マスク材２にベース電極パターン
    を形成し、マスク材１に前記ベース電極パターンより幅
    が大きいパターンを形成する工程と、前記マスク材１を
    マスクに第３半導体層を第２半導体層が露出するまでエ
    ッチングしてメサ型のエミッタ領域を形成する工程と、
    前記マスク材２をマスクにして金属を蒸着し露出した第
    ２半導体層上にベース電極を形成した後、前記マスク材
    ２を除去する工程と、該工程の後全面に樹脂材を被覆す
    る工程と、該工程により形成した樹脂材を前記マスク材
    １が露出するまでエッチングする工程と、該工程により
    露出したマスク材１を除去し第３半導体層を露出させエ
    ミッタ電極を形成する工程を具備したことを特徴とする
    半導体装置の製造方法。
  6. （６）前記樹脂材がポリイミドであることを特徴とする
    請求項５記載の半導体装置の製造方法。
  7. （７）前記第１半導体層、第２半導体層及び第３半導体
    層をエピタキシャル成長法により形成することを特徴と
    する請求項５記載の半導体装置の製造方法。
  8. （８）エミッタ電極形成前に弗化アンモニウムで前処理
    することを特徴とする請求項６記載の半導体装置の製造
    方法。
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