JPH02288920A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
- Publication number
- JPH02288920A JPH02288920A JP4940789A JP4940789A JPH02288920A JP H02288920 A JPH02288920 A JP H02288920A JP 4940789 A JP4940789 A JP 4940789A JP 4940789 A JP4940789 A JP 4940789A JP H02288920 A JPH02288920 A JP H02288920A
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- JP
- Japan
- Prior art keywords
- memory
- cpu
- clock
- memory access
- wait
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は特にパーソナルコンピュータに用いて好適なメ
モリアクセス制御回路に関する。
モリアクセス制御回路に関する。
（従来の技術）
近年半導体技術の進歩により、マイクロプロセッサ、メ
モリＬＳＩ、周辺制御用ＬＳＩが非常に安価に供給され
るようになり、これらを適宜組合わせるだけで比較的高
性能なパーソナルコンピュータを構築できるようになっ
た。
モリＬＳＩ、周辺制御用ＬＳＩが非常に安価に供給され
るようになり、これらを適宜組合わせるだけで比較的高
性能なパーソナルコンピュータを構築できるようになっ
た。
ところで、メモリ等入出力デバイスが持つ性能はシステ
ムに依存したものとなっており、マイクロプロセッサが
持つ性能を最大限に発揮するように設計するのが一般的
である。ところが、せっかく高周波クロックで動作する
マイクロプロセッサを用いても、転送速度の遅い入出力
デバイスあるいはアクセスタイムの遅いメモリが接続さ
れることがあり、この場合、システムの性能は入出力デ
バイスが持つ仕様に左右されてしまう。
ムに依存したものとなっており、マイクロプロセッサが
持つ性能を最大限に発揮するように設計するのが一般的
である。ところが、せっかく高周波クロックで動作する
マイクロプロセッサを用いても、転送速度の遅い入出力
デバイスあるいはアクセスタイムの遅いメモリが接続さ
れることがあり、この場合、システムの性能は入出力デ
バイスが持つ仕様に左右されてしまう。
（発明が解決しようする課題）
上述したように、従来、マイクロプロセッサをウェイト
（ＷＡ Ｉ Ｔ）無しに動作させた場合、メモリのアク
セスタイムが遅くメモリアクセスができない時、ＣＰＵ
に１ウエイトあるいはそれ以上のウェイトサイクルを挿
入し、マイクロプロセッサが持つ性能を犠牲にしていた
。即ち、メモリのアクセスタイムにＣＰＵのアクセスタ
イムを合せるような方法をとっていた。例えば米インテ
ル社製のマイクロプロセッサ８０２８６．８０３８６を
用いた場合、２クロック単位でウェイトステイトが挿入
され、１ウエイト相当の時間を挿入したのでは余分な遅
延時間が生じ、ＣＰＵのメモリアクセス時間に無駄が生
じるケースがあった。
（ＷＡ Ｉ Ｔ）無しに動作させた場合、メモリのアク
セスタイムが遅くメモリアクセスができない時、ＣＰＵ
に１ウエイトあるいはそれ以上のウェイトサイクルを挿
入し、マイクロプロセッサが持つ性能を犠牲にしていた
。即ち、メモリのアクセスタイムにＣＰＵのアクセスタ
イムを合せるような方法をとっていた。例えば米インテ
ル社製のマイクロプロセッサ８０２８６．８０３８６を
用いた場合、２クロック単位でウェイトステイトが挿入
され、１ウエイト相当の時間を挿入したのでは余分な遅
延時間が生じ、ＣＰＵのメモリアクセス時間に無駄が生
じるケースがあった。
この発明は」二記事情に鑑みてなされたものであり、ア
クセスタイムの遅いメモリをアクセスする場合、ＣＰＵ
に入力するクロックを波形成形することにより、ウェイ
トを挿入せずにメモリをアクセスしＣＰＵのメモリアク
セス時間を短縮させることのできるメモリアクセス制御
回路を提供することを目的とする。
クセスタイムの遅いメモリをアクセスする場合、ＣＰＵ
に入力するクロックを波形成形することにより、ウェイ
トを挿入せずにメモリをアクセスしＣＰＵのメモリアク
セス時間を短縮させることのできるメモリアクセス制御
回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明のメモリアクセス制御回路は、アドレスラッチ信
号を人力として得、ＣＰＵに供給するクロックを必要時
間たけ遅延させるのに適当数のフリップフロップを介し
クロックでゲー １・する論理回路と、この論理回路の
出力をＣＰＵクロックとして得、ＣＰＵが出力するステ
ィタス信号により上記ＣＰＵクロックのタイミングに同
期［、てメモリに対するアクセスコントロールのための
信号を生成するメモリ制御回路で構成することを特徴と
するものである。
号を人力として得、ＣＰＵに供給するクロックを必要時
間たけ遅延させるのに適当数のフリップフロップを介し
クロックでゲー １・する論理回路と、この論理回路の
出力をＣＰＵクロックとして得、ＣＰＵが出力するステ
ィタス信号により上記ＣＰＵクロックのタイミングに同
期［、てメモリに対するアクセスコントロールのための
信号を生成するメモリ制御回路で構成することを特徴と
するものである。
（作用）
本発明は、ＣＰＵがメモリをアクセスする場合、ＣＰＵ
から出力されるスティタス信号に応じてメモリアクセス
を行うようなパーソナルコンピュータのメモリアクセス
を短縮させる回路を提供するものであり、本発明を実現
するために、ＣＰＵに出力するタロツクを波形成形する
ためのロジックをイ」加し、これによってクロックの周
期を一時的に引き延し、メモリに対して制御信号（メモ
リがＤＲＡＭならばＲＡＳおよびＣＡＳ信号）をつくる
。このことにより、今までメモリアクセスの際に１つＪ
イトを挿入しなければ動作させることができなかったメ
モリ回路をウェイトを挿入することなしに動作させるこ
とができるようになる。
から出力されるスティタス信号に応じてメモリアクセス
を行うようなパーソナルコンピュータのメモリアクセス
を短縮させる回路を提供するものであり、本発明を実現
するために、ＣＰＵに出力するタロツクを波形成形する
ためのロジックをイ」加し、これによってクロックの周
期を一時的に引き延し、メモリに対して制御信号（メモ
リがＤＲＡＭならばＲＡＳおよびＣＡＳ信号）をつくる
。このことにより、今までメモリアクセスの際に１つＪ
イトを挿入しなければ動作させることができなかったメ
モリ回路をウェイトを挿入することなしに動作させるこ
とができるようになる。
本発明によれば、メモリのアクセスを１ウエイト挿入す
ることなく実現できるのでメモリのアクセスタイムを従
来のメモリのアクセスタイムより短縮することができる
。
ることなく実現できるのでメモリのアクセスタイムを従
来のメモリのアクセスタイムより短縮することができる
。
（実施例）
以下、図面を使用して本発明実施例について説明する。
第１図は本発明の実施例を示すブロック図である。図に
おいて、符号１はフリップフロップ（Ｆ／Ｆ）であり、
同じくフリップフロップ２と合せてアト１ノスラツチイ
ネーブル信号（ＡＬＥ）を１，５クロック遅らせた信号
（ＤＡＬＥ）を生成する。符号３は論理和ゲート（ＯＲ
）であり、フリップフロップ２から得られる信号（ＤＡ
ＬＥ）およびクロック信号（ＣＬＫ）を受ｊＪでＣＰＵ
クロック（ＣＰＵＣＬＫ）を生成τる。符号４はマイク
ロプロセッサ（ＣＰＵ）であり、システムの制御中枢と
なる。符号５はメモリ制御回路であり、ＣＰＵ４が出力
するスティタス信号よりＲＡＳ、ＣＡＳ信号およびメモ
リＲＥＡＤ／ＷＲＩ ＴＥ （リー ド／ライト）信号
等の各種メモリコントロールを信号を生成する。初号６
はメモリであり、ＲＡＭで構成される。
おいて、符号１はフリップフロップ（Ｆ／Ｆ）であり、
同じくフリップフロップ２と合せてアト１ノスラツチイ
ネーブル信号（ＡＬＥ）を１，５クロック遅らせた信号
（ＤＡＬＥ）を生成する。符号３は論理和ゲート（ＯＲ
）であり、フリップフロップ２から得られる信号（ＤＡ
ＬＥ）およびクロック信号（ＣＬＫ）を受ｊＪでＣＰＵ
クロック（ＣＰＵＣＬＫ）を生成τる。符号４はマイク
ロプロセッサ（ＣＰＵ）であり、システムの制御中枢と
なる。符号５はメモリ制御回路であり、ＣＰＵ４が出力
するスティタス信号よりＲＡＳ、ＣＡＳ信号およびメモ
リＲＥＡＤ／ＷＲＩ ＴＥ （リー ド／ライト）信号
等の各種メモリコントロールを信号を生成する。初号６
はメモリであり、ＲＡＭで構成される。
第２図は本発明実施例の動作を示すタイミンクチャート
である。同図（ａ）は１ウェイトザイクルを挿入した場
合のタイミング、同図（ｂ）は本発明による回路を使用
した場合のタイミングを示す。図に示す記号は第１図に
示す記号（信号名）と同じとする。
である。同図（ａ）は１ウェイトザイクルを挿入した場
合のタイミング、同図（ｂ）は本発明による回路を使用
した場合のタイミングを示す。図に示す記号は第１図に
示す記号（信号名）と同じとする。
以下、本発明実施例の動作につき説明する。メモリをア
クセスする場合、第２図（ａ）に示すようなタイミング
でメモリに対するコマンド（図中ＣＭＤ、メモリライト
信号あるいはメモリモード信号を意味する）か、ＣＰＵ
から出力されるスティタス信号をデコード（７て作られ
る。この４４号は１、クロック信号のタイミングに合せ
て生成される。
クセスする場合、第２図（ａ）に示すようなタイミング
でメモリに対するコマンド（図中ＣＭＤ、メモリライト
信号あるいはメモリモード信号を意味する）か、ＣＰＵ
から出力されるスティタス信号をデコード（７て作られ
る。この４４号は１、クロック信号のタイミングに合せ
て生成される。
アクセスタイムの遅いメモリを使用する場合、図のよう
にコマンドサイクルをもう１つ挿入することによってＣ
ＰＵにウェイトをかけていたものである。しかし、コマ
ンド１サイクル分の時間遅延か必要のないメモリ、即ち
、ＷＡ Ｉ Ｔ無しでは足りなく、ＩＷＡＩＴサイクル
の挿入では余裕となる場合、時間の無駄が生じる。
にコマンドサイクルをもう１つ挿入することによってＣ
ＰＵにウェイトをかけていたものである。しかし、コマ
ンド１サイクル分の時間遅延か必要のないメモリ、即ち
、ＷＡ Ｉ Ｔ無しでは足りなく、ＩＷＡＩＴサイクル
の挿入では余裕となる場合、時間の無駄が生じる。
そこで第２図（ｂ）に示すようにクロックの波形成形を
行ない、あたかもクロックの周期が長くなったかのよう
なりロックをＣＰＵに与えると、図に示すように１つの
コマンドサイクルでメモリのアクセスを終了することが
できる。この波形成形を行うために提案したのが第１図
に示す回路構成である。２段に接続されたフリップフロ
ップ］−１２によってＡＬＥ信号を１．５クロック遅ら
せてＤＡＬＥ信号を生成する。この信号ＤＡＬＥ（フリ
ップフロップ２のＱ出力）とクロック信号（ＣＬＫ）の
論理和を論理和ゲート３によってとり、ＣＰＵＣＬＫ信
号を生成する。この信号を用いることによりコマンドサ
イクルを１つ挿入することなくメモリのアクセスを終了
することができる。これによりＩ ＣＰＵクロックのメ
モリアクセスの短縮ができたことになる。
行ない、あたかもクロックの周期が長くなったかのよう
なりロックをＣＰＵに与えると、図に示すように１つの
コマンドサイクルでメモリのアクセスを終了することが
できる。この波形成形を行うために提案したのが第１図
に示す回路構成である。２段に接続されたフリップフロ
ップ］−１２によってＡＬＥ信号を１．５クロック遅ら
せてＤＡＬＥ信号を生成する。この信号ＤＡＬＥ（フリ
ップフロップ２のＱ出力）とクロック信号（ＣＬＫ）の
論理和を論理和ゲート３によってとり、ＣＰＵＣＬＫ信
号を生成する。この信号を用いることによりコマンドサ
イクルを１つ挿入することなくメモリのアクセスを終了
することができる。これによりＩ ＣＰＵクロックのメ
モリアクセスの短縮ができたことになる。
尚、本発明実施例ではＩＷＡＩＴサイクル挿入のみ例示
して説明したが、２ＷＡ Ｉ Ｔ以上の場合でも同じ方
法でサイクルの短縮ができる。
して説明したが、２ＷＡ Ｉ Ｔ以上の場合でも同じ方
法でサイクルの短縮ができる。
［発明の効果］
以上説明のように本発明によれば、メモリのアクセスを
１ウエイトサイクル挿入することなくタイミング調整を
実現できるので、メモリのアクセスタイムを短縮するこ
とができる。
１ウエイトサイクル挿入することなくタイミング調整を
実現できるので、メモリのアクセスタイムを短縮するこ
とができる。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すタイミングチャートである。 １．２・・・フリップフロップ（Ｆ／Ｆ） ３・・
・論理和ゲート（ＯＲ） 、４・・・ＣＰＵ、５・・・
メモリ制御回路、６・・・メモリ。 出願人代理人 弁理士 鈴江武彦
発明実施例の動作を示すタイミングチャートである。 １．２・・・フリップフロップ（Ｆ／Ｆ） ３・・
・論理和ゲート（ＯＲ） 、４・・・ＣＰＵ、５・・・
メモリ制御回路、６・・・メモリ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- アドレスラッチ信号を入力として得、ＣＰＵに供給する
クロックを必要時間だけ遅延させるのに適当数のフリッ
プフロップを介しクロックでゲートする論理回路と、こ
の論理回路の出力をＣＰＵクロックとして得、ＣＰＵが
出力するステイタス信号により上記ＣＰＵクロックのタ
イミングに同期してメモリに対するアクセスコントロー
ルのための信号を生成するメモリ制御回路とを具備する
ことを特徴とするメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4940789A JPH02288920A (ja) | 1989-03-01 | 1989-03-01 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4940789A JPH02288920A (ja) | 1989-03-01 | 1989-03-01 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288920A true JPH02288920A (ja) | 1990-11-28 |
Family
ID=12830195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4940789A Pending JPH02288920A (ja) | 1989-03-01 | 1989-03-01 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288920A (ja) |
-
1989
- 1989-03-01 JP JP4940789A patent/JPH02288920A/ja active Pending
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