JPH045747A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH045747A JPH045747A JP10637590A JP10637590A JPH045747A JP H045747 A JPH045747 A JP H045747A JP 10637590 A JP10637590 A JP 10637590A JP 10637590 A JP10637590 A JP 10637590A JP H045747 A JPH045747 A JP H045747A
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- JP
- Japan
- Prior art keywords
- cpu
- wait
- value
- counter
- register
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- Pending
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- Executing Machine-Instructions (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は改良されたウェイト要求発生回路を持つコン
ピュータシステムに関する。
ピュータシステムに関する。
（従来の技術）
近年半導体技術の進歩により、マイクロプロセッサ、メ
モリ、周辺制御用ＬＳＩが非常に安価に供給されるよう
になり、これらを適宜組合わせるだけで比較的高性能な
パーソナルコンピュータを構築できるようになった。特
にマイクロプロセッサの発展はめざましく、３２ビツト
高速処理はもちろんのこと、最近では６４ビツト処理の
ものも出現するに至った。ところがＣＰＵの外、理速度
に入出力機器の処理速度が追従してい・ないのが現状で
ある。このため、周知のウェイト劃−（待ち制御）が用
いられる。このウェイト制御゛について、第４図のブロ
ック図及び第５図のタイミングチャートを参照して以下
に説明する。
モリ、周辺制御用ＬＳＩが非常に安価に供給されるよう
になり、これらを適宜組合わせるだけで比較的高性能な
パーソナルコンピュータを構築できるようになった。特
にマイクロプロセッサの発展はめざましく、３２ビツト
高速処理はもちろんのこと、最近では６４ビツト処理の
ものも出現するに至った。ところがＣＰＵの外、理速度
に入出力機器の処理速度が追従してい・ないのが現状で
ある。このため、周知のウェイト劃−（待ち制御）が用
いられる。このウェイト制御゛について、第４図のブロ
ック図及び第５図のタイミングチャートを参照して以下
に説明する。
第４図において、４１はＣＰＵ、４２はＣＰＵ４１によ
ってアクセスされる被アクセス装置である。被アクセス
装置４２はメモリもしくは入出力デバイス（Ｉ １０）
である。４３はカウンタにより構成されるウェイト要求
発生回路であ−る。
ってアクセスされる被アクセス装置である。被アクセス
装置４２はメモリもしくは入出力デバイス（Ｉ １０）
である。４３はカウンタにより構成されるウェイト要求
発生回路であ−る。
ウェイト要求発生回路４３は第５図にタイミングを示す
ようなカウンタ回路になっている。この構成においてＣ
ＰＵ４１が被アクセス装置４２にアクセスした場合、Ｃ
ＰＵ４１がアクセスコマンドを出力した後、被アクセス
装置４２のアクセス遅延時間を考慮してＣＰＵ４１のク
ロックでカウントしたウェイト時間を置き、データのリ
ード／ライトを行っていたものである。
ようなカウンタ回路になっている。この構成においてＣ
ＰＵ４１が被アクセス装置４２にアクセスした場合、Ｃ
ＰＵ４１がアクセスコマンドを出力した後、被アクセス
装置４２のアクセス遅延時間を考慮してＣＰＵ４１のク
ロックでカウントしたウェイト時間を置き、データのリ
ード／ライトを行っていたものである。
（発明が解決しようとする課題）
上述した従来例によれば、この種ウェイト要求発生回路
のウェイト期間は、ハードウェア的に一義的に決められ
ているため、容易に変更ができず融通性に乏しいといっ
た欠点を持つ。即ち、従来機種との互換性維持のために
外部にアクセス速度の遅いメモリや入出力デバイスを接
続する場合があり、この場合の対応が困難である。また
、パーソナルコンピュータの多様化に伴い、拡張ユニッ
ト等処理速度の速いものから遅いものまで各種多様な入
出力デバイスが接続される可能性があり、従来のウェイ
ト要求発生回路を持つコンピュータシステムにおいては
対応不可であった。
のウェイト期間は、ハードウェア的に一義的に決められ
ているため、容易に変更ができず融通性に乏しいといっ
た欠点を持つ。即ち、従来機種との互換性維持のために
外部にアクセス速度の遅いメモリや入出力デバイスを接
続する場合があり、この場合の対応が困難である。また
、パーソナルコンピュータの多様化に伴い、拡張ユニッ
ト等処理速度の速いものから遅いものまで各種多様な入
出力デバイスが接続される可能性があり、従来のウェイ
ト要求発生回路を持つコンピュータシステムにおいては
対応不可であった。
本発明は上記事情に鑑みてなされたものであり、ＣＰＵ
に対するウェイト要求期間（ＣＰＵのウェイト期間）を
ソフトウェアで任意に設定できる構成とすることにより
、冗長性をもったウェイト要求発生回路を備えたコンピ
ュータシステムを提供することを目的とする。
に対するウェイト要求期間（ＣＰＵのウェイト期間）を
ソフトウェアで任意に設定できる構成とすることにより
、冗長性をもったウェイト要求発生回路を備えたコンピ
ュータシステムを提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
ＣＰＵと、ＣＰＵによりアクセスされるメモリ、入出力
デバイス等の被アクセス装置とを備えた本発明のコンビ
ュータンステムは、電源投入時に所望のウェイト期間を
示す値がＣＰＵにより設定されるレジスタと、ＣＰＵか
ら被アクセス装置へのアクセスコマンド出力に応じてカ
ウント動作を開始するカウンタと、このカウンタの値と
上記レジスタの設定値とを比較する比較回路とを有し、
この比較回路の比較結果に応じてＣＰＵのウェイトを解
除するタイミングを決定するウェイト要求発生回路を備
えたことを特徴とする。
デバイス等の被アクセス装置とを備えた本発明のコンビ
ュータンステムは、電源投入時に所望のウェイト期間を
示す値がＣＰＵにより設定されるレジスタと、ＣＰＵか
ら被アクセス装置へのアクセスコマンド出力に応じてカ
ウント動作を開始するカウンタと、このカウンタの値と
上記レジスタの設定値とを比較する比較回路とを有し、
この比較回路の比較結果に応じてＣＰＵのウェイトを解
除するタイミングを決定するウェイト要求発生回路を備
えたことを特徴とする。
（作 用）
本発明は上述した構成にて、希望するウェイト期間を示
す値をＣＰＵによってレジスタに設定し、このレジスタ
の値と、ＣＰＵがらアクセスコマンドが出力されること
によりＣＰＵのクロックに同期してカウントアツプ動作
を開始するカウンタの値とを比較回路にて比較し、その
結果に従いＣＰＵのウェイトを解除するタイミングを決
定する。このことにより、ソフトウェアでウェイト期間
を任意に設定することが可能なウェイト要求発生回路を
実現することができる。
す値をＣＰＵによってレジスタに設定し、このレジスタ
の値と、ＣＰＵがらアクセスコマンドが出力されること
によりＣＰＵのクロックに同期してカウントアツプ動作
を開始するカウンタの値とを比較回路にて比較し、その
結果に従いＣＰＵのウェイトを解除するタイミングを決
定する。このことにより、ソフトウェアでウェイト期間
を任意に設定することが可能なウェイト要求発生回路を
実現することができる。
以上のウェイト要求発生回路により、簡単な構成の回路
でＣＰＵのウェイト期間を容易に変更することができる
ため、外部にアクセススピードの遅いメモリや入出力デ
バイス等を接続した場合でも対応でき、パーソナルコン
ピュータ等の多様化に伴いその効果は大きい。
でＣＰＵのウェイト期間を容易に変更することができる
ため、外部にアクセススピードの遅いメモリや入出力デ
バイス等を接続した場合でも対応でき、パーソナルコン
ピュータ等の多様化に伴いその効果は大きい。
（実施例）
以下、図面を使用して本発明実施例について説明する。
第１図は本発明の実施例を示すブロック図である。図に
おいて、１１はＣＰＵ、１２はＣＰＵＩ １によりアク
セスされるメモリ、入出力デバイス（Ｉｌｏ）等の被ア
クセス装置である。
おいて、１１はＣＰＵ、１２はＣＰＵＩ １によりアク
セスされるメモリ、入出力デバイス（Ｉｌｏ）等の被ア
クセス装置である。
１３はウェイト要求発生回路であり、レジスタ１３１、
カウンタ１３２及び比較回路１３３で構成される。レジ
スタ１３１には、電源投入時にＣＰＵＩ １により所望
のウェイト期間を示す値（ここでは、クロックサイクル
数）が設定される。
カウンタ１３２及び比較回路１３３で構成される。レジ
スタ１３１には、電源投入時にＣＰＵＩ １により所望
のウェイト期間を示す値（ここでは、クロックサイクル
数）が設定される。
カウンタ１３２は、ＣＰＵＩＩがらアクセスコマンドが
出力されるとクロック信号（ＣＬＫ）に同期してカウン
トアンプ動作を開始する。比較回路１３３はレジスタ１
３１に設定された値とカウンタ１３２の値とを比較し、
一致したらＣＰＵＩＩに対してレディ信号（Ｒｅａｄｙ
）を出力するように機能する。
出力されるとクロック信号（ＣＬＫ）に同期してカウン
トアンプ動作を開始する。比較回路１３３はレジスタ１
３１に設定された値とカウンタ１３２の値とを比較し、
一致したらＣＰＵＩＩに対してレディ信号（Ｒｅａｄｙ
）を出力するように機能する。
第２図及び第３図は本発明実施例の動作を説明するため
に引用した図であり、第２図はタイミングチャート、第
３図はフローチャートである。
に引用した図であり、第２図はタイミングチャート、第
３図はフローチャートである。
次に、第２図を参照しながら第１図に示した本発明実施
例の動作について説明する。ここでは説明を簡単にする
ため、希望するウェイト期間を“４゛ （４クロツクサ
イクル）とする。ＣＰＵ１１がメモリあるいは入出力デ
バイス等の被アクセス装置１２に対してアクセスを開始
すると、まずリードコマンド（ＲＤ）あるいはライトコ
マンド（■）を出力する。カウンタ１３２は上記のコマ
ンドがＣＰＵＩＩから出力されると直ちにカウント動作
を開始し、クロック信号（ＣＬＫ）に同期して０→１→
２→３→・・・とカウントアツプしていく。ここでレジ
スタ１３１には希望するウェイト期間を示す値“４°が
設定されているため、比較回路１３３はカウンタ１３２
の値が“３”から“４”にカウントアツプした場合に、
レジスタ１３１の値と一致したと判断し、レディ信号（
Ｒｅａｄｙ）を出力する。明らかなように、レジスタ１
３１に設定する値を“５”とすればカウンタ１３２の値
が“５”で、レジスタ値を“６＠とすればカウンタ値“
６”のタイミングでレディ信号を出力する。つまり、レ
ジスタ１３１に設定した値のタイミングでレディ信号を
出力するため、ソフトウェアでウェイト期間の長さを変
えることが可能となる。
例の動作について説明する。ここでは説明を簡単にする
ため、希望するウェイト期間を“４゛ （４クロツクサ
イクル）とする。ＣＰＵ１１がメモリあるいは入出力デ
バイス等の被アクセス装置１２に対してアクセスを開始
すると、まずリードコマンド（ＲＤ）あるいはライトコ
マンド（■）を出力する。カウンタ１３２は上記のコマ
ンドがＣＰＵＩＩから出力されると直ちにカウント動作
を開始し、クロック信号（ＣＬＫ）に同期して０→１→
２→３→・・・とカウントアツプしていく。ここでレジ
スタ１３１には希望するウェイト期間を示す値“４°が
設定されているため、比較回路１３３はカウンタ１３２
の値が“３”から“４”にカウントアツプした場合に、
レジスタ１３１の値と一致したと判断し、レディ信号（
Ｒｅａｄｙ）を出力する。明らかなように、レジスタ１
３１に設定する値を“５”とすればカウンタ１３２の値
が“５”で、レジスタ値を“６＠とすればカウンタ値“
６”のタイミングでレディ信号を出力する。つまり、レ
ジスタ１３１に設定した値のタイミングでレディ信号を
出力するため、ソフトウェアでウェイト期間の長さを変
えることが可能となる。
第３図は本発明を用いて、外部接続メモリ等を自動的に
最適なウェイト数を選択してメモリをアクセスする、冗
長性の高いメモリシステムを構成した場合のフローチャ
ートである。このフロチャートを接続メモリ等を変更す
る都度行えば接続するメモリチップのアクセスタイムに
かかわらず常に最適なウェイト数で使用できる。
最適なウェイト数を選択してメモリをアクセスする、冗
長性の高いメモリシステムを構成した場合のフローチャ
ートである。このフロチャートを接続メモリ等を変更す
る都度行えば接続するメモリチップのアクセスタイムに
かかわらず常に最適なウェイト数で使用できる。
［発明の効果コ
以上説明のように本発明によれば、簡単な回路構成でＣ
ＰＵのウェイト期間を容易に変更することができるため
、外部にアクセススピードの遅いメモリや入出力デバイ
ス等を接続した場合でも容易に対応でき、パーソナルコ
ンピュータ等の多様化に伴い得られる効果は大きい。
ＰＵのウェイト期間を容易に変更することができるため
、外部にアクセススピードの遅いメモリや入出力デバイ
ス等を接続した場合でも容易に対応でき、パーソナルコ
ンピュータ等の多様化に伴い得られる効果は大きい。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を説明するために示したタイミングチ
ャート、第３図は同じくフローチャート、第４図は従来
例を示すブロック図、第５図は同じくタイミングチャー
トである。 １１・・・ＣＰＵ、１２・・・被アクセス装置、１３・
・・ウェイト要求発生回路、１３１・・・レジスタ、１
３２・・・カウンタ、１３３・・・比較回路。 出願人代理人 弁理士 鈴江武彦 第３図
発明実施例の動作を説明するために示したタイミングチ
ャート、第３図は同じくフローチャート、第４図は従来
例を示すブロック図、第５図は同じくタイミングチャー
トである。 １１・・・ＣＰＵ、１２・・・被アクセス装置、１３・
・・ウェイト要求発生回路、１３１・・・レジスタ、１
３２・・・カウンタ、１３３・・・比較回路。 出願人代理人 弁理士 鈴江武彦 第３図
Claims (1)
- ＣＰＵと、ＣＰＵによりアクセスされるメモリ、入出
力デバイス等の被アクセス装置とを備えたコンピュータ
システムにおいて、電源投入時に所望のウェイト期間を
示す値が上記ＣＰＵにより設定されるレジスタと、上記
ＣＰＵから上記被アクセス装置へのアクセスコマンド出
力に応じてカウント動作を開始するカウンタと、このカ
ウンタの値と上記レジスタの設定値とを比較する比較回
路とを有し、この比較回路の比較結果に応じて上記ＣＰ
Ｕのウェイトを解除するタイミングを決定するウェイト
要求発生回路を備えたことを特徴とするコンピュータシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10637590A JPH045747A (ja) | 1990-04-24 | 1990-04-24 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10637590A JPH045747A (ja) | 1990-04-24 | 1990-04-24 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH045747A true JPH045747A (ja) | 1992-01-09 |
Family
ID=14431973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10637590A Pending JPH045747A (ja) | 1990-04-24 | 1990-04-24 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH045747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684278B1 (en) | 1999-07-16 | 2004-01-27 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer and memory access control method |
-
1990
- 1990-04-24 JP JP10637590A patent/JPH045747A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6684278B1 (en) | 1999-07-16 | 2004-01-27 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer and memory access control method |
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