JPH02290067A - リードオンリーメモリーとその製作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く産業」二の利用分野〉 本発明は、−鮫的には、リードオンリーメモリーセルと
そのアレイに係わるが、さらに特定すれば、低消費電力
のスタティック型リードオンリーメモリーセルを電界効
果トランジスタを用いて実現することに関する。

く従来技術〉 従１）ａのＭＯＳ系のリードオンリーメモリー（以下、
ＲＯＭ）の設計では、各セルの記憶要素として単−のＩ
・ランジスタが用いられている。かかる単一の１・ラン
ジスタは、そのゲー１・に接続された１本のワード線に
よって読み出し番地が指定され、データビンｌ・は、同
｝・ランジスタのドレインに接続されたビット線」二に
読み出される。クロック型リード才ンリーメモリーでは
、ビット線が高電圧にプリチャージされる。スタティッ
ク型ＲＯＭでは、ビット線が能動負荷や受動負荷によっ
て高電圧に引き上げられる。

従前のＲＯＭは、セルの中にあるトランジスタを選択的
に取り除くことによってプログラムされる。従って、セ
ルに接続されているビット線が読み取られる場合に、接
地とビット線間に電流路が形成されていないので，ビッ
ト線が高電圧に保たれる。一方、ＲＯκは、セル中のト
ランジスタの存在によって低電圧にプログラムされる。

トランジスタの存在によって、ワード線が高電圧になる
際に、ビット線はそのトランジスタによって低電圧に引
き下げられる。かかる従前のＲＯＭの一実施例を以下に
説明する。

第１図には、従来技術によるクロンク型ＲＯＭが図示さ
れている。通常のアレイ１０は行と列のマトリック状に
製作されており、複数のビット線ｌ２、１４（図には、
簡単のため２木しか丞されていない）がそれぞれの列に
、そして複数のワード線（図には、１本しか示されてい
ない）がそれぞれの行に配置されている。論理「０」を
表わすには、トランジスタ１８がビッｌ−１！１２とワ
ード線１６の交点に製作される。そのトランジスタ１８
のゲート２０は，電疏路のコンダクタンスを制御するべ
く、ワード線１６に接続されている。１・ランジスタｌ
８の電流路の両端は、それぞれビット線ｌ２と電源（接
地）　Ｖｓｓに接続されている。

論理ｒｌＪを表わす場合には，点線の楕円２２で示され
ているメモリーセルが、ｉ・ランジスタなしでワード線
１６とビッｌ・線１４の交点に仮想的に製作されること
になろう。

２木のビット線１２、１４の各々は、その一端がＰチャ
ンネル電界効果トランジスタ２４の電流路の片端に接続
されている。クロックで駆動される２個の｝・ランジス
タ２４の各ゲーｉ・２６は、クロック線２８に接続され
ている。Ｐチャンネルトランジスタ２４のソースは電源
Ｖｄｄに繋がれている。

動作に際しては、立下り前縁のパルスがクロック線」二
に生成され、それに応じてビット線１２．　　１４に対
して電源Ｖｄｄが接続され，その結果これらのビッＩ−
線がほぼ電源Ｖｄｄの電圧までプリチャージされる。次
いでワード線１６がｒＨＪレベルの信号によって活性化
される。すると、メモリーセルのトランジスタ１８が導
通状態になり、ビット線ｌ２が論理「０」の電圧Ｖｓｓ
　．典型的には接地に向けて放電される。セル２２には
、トランジスタが形成されていないので、ビット線ｌ４
は論理ｒｌＪを表わす高電圧Ｖｄｄに保たれる。

このクロック型ＲｆＪＭには、Ｐチャンネルのクロック
用トランジスタ，〕４、クロック線２８、それにビット
線１２、１４をプリチャージするためのタイミング回路
（図示せず）を設けなければならないという不利点があ
る。したがって、第１図のクロック型ＲＯＮは，スタテ
ィック型ＲＯＭで問題になっている゛屯力消費に関する
最適解とは言い難いものである。

く発明が解決しようとする問題点〉 クロック型ＲＯＭは、静止状態での電力消費が少いとい
う特徴を有している。しかしながら、クロツク型ＲＯＭ
は、その名が示すように、クロックと特殊なタイミング
制御が必要になる。スタティック型ＲＯＭでは、クロッ
クを必要としないが、直流電力消費の不利点がある。従
って、低電力消費で、かつクロックや特別のタイミング
制御を必要としないようなＲＯＭセルと同アレイへの要
請が高まっている。

く問題点を解決するための手段〉 本発明の第１の要旨は、電流路のコンダクタンスを制御
すべく、電流路と制御電極とを有する１・ランジスタで
ＲＯＭセルが構成されていることである。この制御電極
には、ワード線が接続されている。この電流路の一端は
、ビット線に接続されている。セルには、ビット線に供
給可能な第１のビット値を表わす第１の電源と、第２の
ビット値を表わす第２の電源が設けられている。トラン
ジスタの電流路の他端は、予め選定された第１、第２の
電源のいずれか一方に接続され、かくして「１」　「０
」のビット値から選択された１つの値が、電流路の導通
時にビット線を通じて読み取られる。

本発明の第２の要旨は、ＲＯＭセルが第１の導電型を有
する半導体層の表面に製作されることである。セルには
、その半導体層内に形成された第２の導電型のビット線
領域が含まれている。ビット線が、このビット線領域に
接続されている。第１の電源領域は、第２の導電型であ
る半導体層内に製作され，第１のヒッ１・値を表わす電
源に接続されている。第１のチャンネル領域は、ビット
線領域と第１の電源領域間の半導体層の表面に配置され
ている。第２の電源領域は、第２の導電型である半導体
層内に製作され、第２のビット値を表わす電源に接続さ
れている。＄２のチャンネル領域は、ビット線領域と第
２の電源領域間の半導体層の表面［こ配置されている。

第１、第２の電源領域は、互に分離されている。ワード
線導体は、予め選択されプログラムされたチャンネル領
域の少くとも１つと隣接して絶縁状態で配置され、かく
して予め設定された電圧がチャンネル領域のうちの選択
された１つを導通状態にする。非選択のチャンネル領域
は、好適には，厚膜絶縁層でマスクされ、これにより、
導通状態にはなり得ない。

第１、第２の電源は、典型的には、ＶｄｄとＶｓｓであ
る。本発明の重要な利点は、ビット線から２つの電源の
一方に対してトランジスタを代替的に接続することに由
来する。電源Ｖｄｄがセルに供給されているので、クロ
ック回路やタイミング制御を必要としない。ビット線の
検知に先Ｗつプルアップが不必要であるので、静止状態
での電力消費も排除される。

く実施例〉 第２図は木発明によるＲＯＭアレイ４０の簡略化した電
気回路図である。図を簡単化する趣旨で、１木のワード
線４２と２木のビット線４４、４Ｂだけが図示されてお
り、かかるビｙ　ｌ・線は、多数の行と列によって形成
されたアレイでは、各行に１本のワード線４２が、モし
て各列に１本のビット線４４、４６が設けられていると
解されよう。ワード線４２は２木の共働するワード線導
体で構成されるのが好適であるが，そのことの詳細は以
下で言及されよう。

従来のクロック型ＲＯＭとは異って、木発明によれば、
各メモリーセルには、トランジスタ４日やトランジスタ
５０のように、各別に１個の１・ランジスタが設けられ
ている。そのトランジスタ４８のゲーＩ・５２はワード
線４２に接続されている。トランジスタ４８の電流路の
一端４はビット線４４に接続され、一方、それの他端５
６は，電源（接ｆｌｉｐ）Ｖｓｓに接続されている。１
・ランジスタ５０のゲート５８はワード線４２に接続さ
れ、一方、１・ランシスタ５０の電流路の一端６０はビ
ット線４６に接続されている。この電流路の他端６２は
電［　Ｖｄｄに接続されている。

電源Ｖｄｄ　．Ｖｓｓが、図示された実施例には用いら
れているが、これらの電源は、その電圧値がビｙ　ｌ・
線４４、４６」二で異った状態を互いにＩＪ］確に分離
できるような電圧値の種々の電源により代軒可能である
。また、図示の実施例では、Ｎ型の電界効果トランジス
タが用いているが、本発明の意図する範囲内には，Ｐチ
ャンネル電界効果１・ランジスタや他の種類のトランジ
スタも含まれており、これらのトランジスタに関しては
、′ＦＩＬ流路の一端がビット線に接続され、それの他
端が２個の電源（Ｖｓｓ，　Ｖｄｄ）の一方に対して択
一的に接続され，さらに制御電極がワード線に接続され
るものであれば何でもよい。

動作に際しては、「Ｈ」レベルの高電圧がワド線４２に
加えられ、２つのトランジスタ４８、５０が活性化され
る。この場合、トランジスタ４８の電流路がビット線４
４を電源（接地）　Ｖｓｓに接続するように駆動される
ので、ビット線４４は「Ｌ」レベルの低電圧に引下げら
れる。これに対して、ビッｉ・線４６はトランジスタ５
０によって電１ｉｉ　Ｖｄｄに接続されてｒＨＪ　レベ
ルの高電圧になる。かくて、ビッＩ・線４４」一では、
論理「０」が読み取られ、ビット線４６上では、論理ｒ
ｌＪが読み取られる。本発明の重要な利点は，かかる動
作に見ることができる。すなわち第１図に関連して記述
されたクロック回路が省略できるばかりか、これに併わ
せてスタティ，ク型ＲＯＭに常に付き纏うところの静止
状ＩＥでの電力消費をも回避することができる。ビット
線とワード線に付帯する静電容量を充電する以外では、
ワード線４２の活性化時に限って、電力が消費される。

第３ａ図と第３ｂ図は、非常に拡大した断面図であり、
本発明による１個のＲＯＭセル７０の製造退程における
順次的な工程を示してある。第３ｄ図を特に注目すれば
明らかなように、セル７０はＰ型半導体層７４の表面７
２に製作ｙれるのが好都合である。セル７０の横方向境
界は点線７５で示されている。先ず、窒化物層７６が半
導体表面７２沿いに形成される。この窒化物層７Ｂには
、その後パターンが描かれ、第３ａ図に示される部分を
残すようにエッチングが施される。次いで、例えば酸化
物の厚膜絶縁層７７が窒化物層７６にパターン化され、
露光され、エッチング処理で除去された表面７２の領域
内に成長する。

続いて第３ｂ図に注目すると明らかなように、窒化物層
７６が剥離され、その構造物上にゲー１・酸化物あるい
は他の絶縁層７８が成長している。かかる成長の大部分
は図示されているように、窒化物層７６の除去によって
表面７２上に露出した箇所に認められる。これにより厚
ｖ酸化物層７７の厚さが僅かに増加（図には示されず）
する筈である。

次工程では、高濃度にトープされた非結晶シリコンある
いは多結晶シリコンまたは金属のような導体材料の層が
、その構造物の表面沿いに被着される。この導体層が、
パターン描画され、エッチング処理されてワード線導体
４２ａ　．　４２ｂが残される。ワード線４２ａ　．　
４２ｂは、第２図のワード線導体４２に対応する。ワー
ド線４２ａは予め選択されたプログラム対応のチャンネ
ル領域８２を画定する。

ｌ２ 後続の、１回以上のイオン打ち込み工程が、Ｎ型不純物
を打ち込むのに採用されて、３つのＮ十領域５４、５６
、８４が形成される。ビット線領域５４の第３ｂ図の紙
面に垂直な方向（縦方向）の境界（第３図と第４図）は
、一方側では、導体４２ａの縁部に対して、他方側では
、厚膜絶縁層７７の縁部に対して、それぞれ、自己整合
している。電Ｉｔ　Ｖｄｄ領城８４は部分的には厚膜絶
縁層７７の反対側の縁部に対して自己整合している。電
源Ｖｓｇ領城５６の一方側はワード線導体４２ａの一方
の縁部に対して自己整合している。

第４図を参照すると明らかなように、領域５６は、ワー
ド線導体４２ａと平行に縦方向に延在するＮ＋イオン打
ち込み領域に連成されているのが望ましい。このイオン
打ち込み領域は、接地，すなわち電ＫＡＶｓｓに接続さ
れている。同様にして、電源Ｖｄｄ領域８４は、電＠ｔ
　Ｖｄｄに接続されていて、縦方向に細長く伸延するイ
オン打ち込み領域８８に連成されている。図示されてい
る実施例では、領域８６は、列方向で他のメモリーセル
７０の電源Ｖｓｓ領域５６に連成されており、一方、細
長い領城８８は、メモリーセル７０の同一列内で他の電
源Ｖｄｄ領域８４に連成されている。第４図は、１個の
セル７０の横方向の境界が点線の長方形７５によって示
されている。行方向でセル７０は、一方では電［　ＶＳ
Ｓ領域８６の中程まで入り込んでおり、もう一方では、
電源Ｖｄｄ領域８８の中程まで入り込んでいる。

第３ｂ図に戻って、その次の工程では、別の厚膜絶縁層
９０（第４図では明瞭化のために省略されている）が構
造物全体を覆って被着される。その全体を符号９２で示
す接続部が、Ｎ十領域５４を露出させるべく、厚膜絶縁
層９０とゲート絶縁層７８を貫いて穿孔ネれる。接続部
９２のエッチング処理の後に、ヒッ１・線導体層４４の
被着が行なわれる。かくして、接続部９２が充填され、
これによりＮ十ビット線領域５４への結線が行なわれる
。ビット線導体４４の縦方向境界は、第４図中に点線４
４で示されている。好適な実施例では、これらの境界４
４は、行方向沿いのセル７０の境界７５に対して平行で
ある。

第３ｂ図と第４図には、予め選択され、すなわちプログ
ラムされて論理ｒＯＪを表わすＲＯＭセル７０が示され
ている。この場合、ビット線領域５４と電源（接地）　
Ｖｓｓ領域５６との間にトランジスタが形成されている
が、ビッＩ・線領域５４と電源Ｖｄｄ領域８４との間に
は、トランジスタが形成されていないのである。論理「
１」を表わす場合には、厚膜絶縁層７７部分の配置が、
ワード線導体４２ｂ直下の位置（第３ｂ図に示されてい
るように）からワード線導体４２ａ直下の位置に移され
る。従って、その場合には、１個のトランジスタがビフ
ト線領域５４と電源Ｖｄｄ領城８４との間に製作され、
これに対してトランジスタでない領域がビット線領城５
４と電源（接地）　Ｖｓｓ領域５Ｂとの間に製作される
。２木のワード線４２ａ　．　４２ｂの配置は全く変更
されずに、互に平行で直線状に走るが、メモリーセル７
０の列沿いに−１二側になったりＦ側になったりする。

第５図と第６図は、本発明によるＲＯＭセルの第２の実
施例に関する非常に拡大した断面図と平面図であるが、
これもコンタクトプログラム可能なものである。Ｐ一型
半導体層１０２の表面１００上には、窒化物層（図示さ
れていない）が成長する。

この窒化物層には、パターンが描画され、表面１００の
複数の小部分を露出させるべくエッチング処理が施され
る。窒化物層（図示されず）がパターン描画され、エッ
チング処理されてこれにより表面１００が露出するに至
った処すべてに厚膜フィールド酸化物層１０４が成長す
る。窒化物層の方は、やがてエッチング処理で取り除か
れる。

次いで、ゲート酸化物層１０６が構造物の表面沿いに成
長するが、その多くは厚膜絶縁層１０４に覆われていな
い露出したシリコン領域１二での成長である。この工程
の後、高濃度にドーブされた多結晶あるいは非結晶のシ
リコンがその構造物の表面沿いに被着され、パターン描
画されて、一対のポリシリコンゲート１０８　、１１０
を残すようにエッチ処理される。

続いて、厚膜酸化物層１０４と１対のポリシリコンゲー
ト１０８　．　１１０が、Ｎ÷領域１１２　．　１．１
４、１１８　，　１１８を形成するためのイオン打ち込
み工程用のマスキング構造物として利用される。拡散領
ｌ６ 域１１２は電源（接地）　Ｖｓｓに接続され、第３ｂ図
と第４図に示される領域５Ｂに対応する。領域１１Ｂは
電源Ｖｄｄに接続され、第３ｂ図と第４図の電１１．　
Ｖｄｄ領域８４に対応する。第１のチャンネル領域１２
０は、ゲート１０８直下で、かつ２つの領域１１２、１
１４間に画定される。その全体が符号１２２で示されて
いて、ここに設けられるかもしれないトランジスタは、
トレイン領域ｌ１４、チャンネル領域１２０、ソース領
域ｌ１２、多結晶シリコンゲート１０８を含んでいる。

第２のチャンネル領域１２４は、ポリシリコンゲー１−
１１０直下で、かつドレイン領域１１８とソース領域１
１６間に画定される。その全体が符号１２６で示されて
いて、ここに設けられるかもしれない１・ランジスタは
、ドレイン領城１１８、チャンネル領域ｌ２４、ソース
領域１１６、多結晶シリコンゲー１−１１０を含んでい
る。

その後、酸化物などの厚膜絶縁層１２８が、構造物の表
面を覆って被着される。さらに、その全体が符号１３０
で表わされる接続部は、絶縁層１２８を貫通して、予め
選択され、すなわちプログラムされるべき２つの領域１
１４　．　１１６のうちのいずれか一方に穿孔される。

その後，金属ビット線１３２が被着され、パターン描画
され、結局のところこれが接続部１３０をほぼ埋め尽す
ようにしながら構造物沿いに行方向に延在するようにエ
ッチング処理が施される。

第６図は、第５図の断面図に対応する模式的平面図であ
る。厚膜絶縁層１２８とゲート酸化物層１０６は、図の
明確化の観点から省略されている。

金属ビット線１３２は一対の水平な点線で示されている
。かかるコンタクｉ・プログラム可簡なＲＯＭセルの境
界は、点線１３４による囲みで示されでいる。

第５図と第６図に示されているように、木実施例のセル
は、ワード線を２つの領域１１４　．　１１８のいずれ
に対して接続するかを選択することで、プログラムされ
るものである。もしも接続部１３０が、図のように領域
１１Ｂに製作されると、Ｉ・ランジスタが電［　Ｖｄｄ
領域１１８と金属ビット線１３２間に接続される。もし
もこれとは逆に接続部１３０が領域１１４に製作される
と、トランジスタが電源（接地）　Ｖｓｓ領域１１２と
金属ビット線１３２間に接続される。

第７図と第８図には、本発明の第３の実施例であって、
ビアプログラム可能なものが示されている。第７図はビ
アプログラム可能なＲＯＭセルの模式的断面を著しく拡
大した図である。第５図と第６図に示されるコンタクト
プログラム可能なセルは、多くの点で第７図と第８図に
示されるビアプログラム可能なセルに類似しているので
、第５図から第８図までのいずれにおいても、可能な限
り、類似の符号で類似の構成要素を示すようにしている
。

ビアプログラムｕｆ　簡なセルの製造は、コンタクトプ
ログラム可能なセルの製造と類似している。

最初のいくつかの製造工程は事実上同一である。

製造工程における第１の相異は、２つの接続部１４０　
．　１４２がそれぞれの対応する拡散領域１１４，１１
６に対して厚膜絶縁層１２Ｂを貫通して、２つｌ　９ 共、穿孔される点に現われる。その後、第１の金属層が
被着され、パターン描画され、１対の第１の金属帯１４
４　．　１４８を製作すべくエッチング処理される。第
２の厚膜絶縁層１４８は、第１の厚膜絶縁層１２８と金
属帯１４４　．　ｌ．４ｆ｛を覆って被着される。さら
に、その全体が符号１５０で示されるビアは、セルをプ
ログラムすべく、予め選択され、すなわちプログラムさ
れた１対の金属帯１４４　，１４６のうちの１つに穿設
される。その後、第２の金属ビット線導体１５２が被着
され、パターン描画され、ビア１５０を埋め尽して金属
帯１４Ｂに対して接続され，さらにセル沿いの行方向に
延存するようにエッチング処理される。

第８図は、ビアプログラム可能なセルの模式的平面図で
あるが、絶縁層１０［ｉ　．　１２８　．　１４８は明
瞭化の観点から省略してある。セルの縦方向境界が点線
１３４の囲いで示されている。第１の金属帯１４４　，
　１４８は、水平線で陰付けされている。金属ビット線
１５２は、行方向にＹ行に走って、拡散領域１１４　、
ｌｉｆｔの」二を通過する１対２木の点線で示されてい
る。

第５図と第６図に示されるコンタクトプログラム可能な
セルにおけるように、設けられるかもしれない２つのト
ランジスタがここでも製作されるが、第１のトランジス
タは、領域１１２　．　１１４、１２０、ゲート１０Ｂ
を含み，第２のトランジスタは、領域１１ｆ｛　．　１
１８　．　１２４　．ゲートｌ１０を含んでいる。この
セルは、介在の１対の金属帯１４４，１４６の対応する
１つを通じて、２つの領域１１４、１１６のうちの１つ
に対する接続が形成されることで、プログラムされる。

したがって、１個のトランジスタが、電源Ｖｄｄと金属
ビット線１５２間に接続されるか、あるいは別の１個の
トランジスタが、電源（接地）　Ｖｓｓと金属ビット線
１５２間に接続される。

以上のとおりで、低市力消費のスタティック型ＲＯＭセ
ルとそれのアレイに関し、ビット線と電源（接地）　Ｖ
ｓｓの間またはビット線と電源Ｖｄｄの間にトランジス
タが交互に製作されることが図示され記述された。

好適な実施例とその長所は、１−述の詳細説明に関連し
て記述されたが、本発明はこれに限定されるべきもので
はなく、頭記の特許請求の範囲の要旨と精神に基づくも
のである。

本発明を要約すれば、以下のとおりである。

ＲＯＭセル７０は、第１の導電型を有する半導体層７４
の表面７２に製作される。ビット線領域５４は、第２の
導電型である半導体層７４に製作される。ビット線導体
４４は、ビット線領城５４に接続される。第１の電源領
域８４は、第２の導電型である半導体層７４内に製作さ
れ、第１のビット値を表わす第１の電圧Ｖｄｄの電源に
接続ぎれる。第１のチャンネル領域８０は、ビット線領
域５４と第１の電源８４間の表面７２に配置される。第
２の電源領域５Ｂは、第２の導電型である半導体層内に
製作され、第２のビット値を表わす第２の電圧Ｖｓｓの
電源に接続される。第２のチャンネル領域８２は、ビッ
ト線領城５４と第２の電源領域５６間の表面７２に配置
される。

ゲート絶縁層７６は、表面７２上に製作される。ワード
線導体４２ａは、ゲート絶縁物層」二に製作され、これ
によってそこにかかる予めの設定電圧が、２つのチャン
ネル領域８０、８２のうちの予め選択された１つの領城
８２を導通状態にする。厚膜絶縁層７７は、非選択のチ
ャンネル領域８０を選択しないものとし、そこでのトラ
ンジスタの製作を阻止する。

くその他の開示事項〉 本発明に関連して以下の各項を開示する。

（１）電流路を有するトランジスタには制御電極があり
、該電流路のコンダクタンスを制御し、ワード線が該制
御電極に結合し、 ビット線があって、該電流路の第１端部が該ビット線と
結合し、 第１ビット値を表す第１電圧源があり、第２ビット値を
示す第２電圧源があり、該電流路の第２端部が該第１と
第２の電圧源の事前選択された一方に結合し、かくして
選択された該ビット値の１つが、該電流路を導通状態と
した際に該ビット線から読み取られる、 ことを含むことを特徴とするＲＯＭである。

（２）特許請求の範囲第１項に記載されたメモリーセル
において、該第１電圧源がドレイン電圧源から成り、該
第２電圧源がソース電圧源から構成される。

（３）特許請求の範囲第１項に記載されたメモリーセル
において５　トランジスタは電界効果型であり、該電流
路はチャンネル領域で構成され、該制御電極は、コンダ
クタンスを制御する目的で該チャンネル領域に隣接して
配置されたゲートで構成される。

（４）ビット線領域が第２の電導型を持つ該半導体層に
作成され、かつ両端に横方向限界があり、該ビー，ト線
領域はビット線にも結合し、チャンネル領域が、事前選
択されプログラムされた該横方向限界の一方と隣接して
いる該半導体領域内に規定され、 電圧源領域が該第２導体型である該半導体層内に作成さ
れ、該チャンネル領域が該ビット線領域を該電圧源領域
から分離し、事前選択されプログラムされた２つのビッ
ト値の１つが該電圧源領域に結合し、 ワード線導体が該チャンネル領域上で絶縁状態で配置さ
れ、かくして事前選択された電圧が該チャンネル区域を
導通にする、 ことを特徴とする、第Ｉ電導型の半導体層面上に作成さ
れたＲＯＭセル。

（５）該電圧源領域は、連続作成された該第２電導型の
拡散領域によって該電圧源と結合している、（３）のメ
モリーセル。

（６）行列状に並んだ多数のトランジスタは該行の偶に
作成され、各トランジスタには電流路と制御電極があっ
て、 各行では、ワード線が該行にあるトランジスタの該制御
電極に結合し、 各列に対するビット；泉では、該列にある対応するトラ
ンジスタの該電流路の第１端が該ビット線に結合し， 第１ビット値を表す第１電圧源と第２ビット値を表す第
２電圧源とがあって、 各電流路には第２端があって、各第２端は事前選択され
ブログラ１・された第１と第２の゛屯圧源の一方に結合
する、 ことを特徴とするＲＯＭアレイ。

（７）特許請求の範囲の第３項に述べられたメモリーア
レイにおいて、該第１電圧源がドレイン電圧から成り，
該第２電圧がソース電圧から構成される。

（８）特許請求の範囲の第３項に記載されたメモリーセ
ルにおいて、該トランジスタの各々は、第１電導型の半
導体層の面に作成された電界効果型トランジスタからａ
成され、各トランジスタは、第２電導型である該面に作
成されたビー２ト線領城から構成され、該第２主導型の
第１電圧源領域は該面に作成されかつ該第１電圧源に結
合し、第２電圧源領域は該面において該第２″屯導型と
なるように作成され、該第２電圧源に結合しており第１
電圧チャンネル領域は、該ビット線領域と第１電圧源領
域との間にある該半導体層に配置され、第２電圧チャン
ネル領域は、該ビット線領域と該第２電圧源領域との間
にある該半導体層内に配置され 該ビット線は該ビット線領域に結合し、該制御電極は、
事前選択されプログラムされた該電圧チャンネル領域の
１つの上に絶縁状態で配置された１個のワード線導体で
構成され、該電圧チャンネル領域の該事前選択された１
つは該電流路を形成する。

（９）（＋２）のメモリーアレイにおいて、該複数トラ
ンジスタの各々はそれぞれ対応するセルの中に配置され
、該セルは該行と列の内部に作成され、延展したワード
線導体の複数対は絶縁状態で行方向に存在する該セル上
に配置され、これによって各セルは、１対のワード線に
よって交叉され、各ワード線導体は紀縁状態で該電圧チ
ャンネル領域」二に配置され、 該電圧チャンネル領域の１つは、該非選択電圧チャンネ
ル領域および対応するワード線導体との間にある厚膜絶
縁層を配置することによって非選択状態となり、該電圧
チャンネル領域の該事前選択された１つは、該７１１前
選択された電圧チャンネル領域と該対応ワード線導体と
の間にある薄いゲート絶縁層を配置することにより選択
状態となる。

（１０）特許請求の範囲の第５項に記載されたメモリー
セルにおいて、該第１電圧源領域、該ビット線領域、お
よび該第２電圧源領域は、該厚膜絶縁層の対応する横方
向限界と、該電位チャンネル領域のうち該事前選択され
た１つに連結されたワード線導体によって、自己整合が
部分的に行なわれる。

（１１）（１２）のメモリーアレイにおいて、該第１電
圧源領域を該第１電圧源に結合させる目的で行方向に延
展しかつ該第１電圧源と連続的である該第２電導型の拡
散領域を含む。

（１２）　（１２）のメモリーアレイにおいて、該第２
電圧源領域を該第２電圧源に結合させる目的で、行方向
に延展しかつ該第２電圧源と連続的である該第２電圧型
の拡散領域を含む。

（ｌ３）第１と第２の端部のある電琉路と該電流路のコ
ンダクタンスを制御する制御電極を持つ第１トランジス
タで、該電流路の該第１端部は、第１ビット値を表明す
る電圧源に接続されており第２トランジスタで、第１と
第２の端部のある電流路と上記のうち後に書かれた該電
流路のコンダクタンスを制御する制御電極を持ち、直前
で述べた該電流路の第１端部は、第２ビット値を表明す
る電圧源に接続されており、 ワード線は該制御電極に結合しており、ビット線は事前
選択されプログラムされた該第２端部の１つに結合し、
かくして該ビット値のブログラ１、された１つが、該電
流路が導通状態となった際に、該ビット線上に読み取ら
れる、ことを特徴をもつＲＯ）！セルである。

（ｌ４）該第２電導型でめる該半導体層内において、あ
る間隔をもって第１と第２の領域が作成され、第１電圧
源領域は第２電導型である該半導体層の内部に作成され
、第１ビット値を表明する電圧源と結合し、第１チャン
ネル領域は該面に規定されかつ、該第１電圧源領域から
該第１領域を分離する該第１電導型であり、第１ワード
線ゲート導体は、該第１チャンネル領域を選択的に導通
状態とする目的で該第１チャンネル領域に隣接して絶縁
状態で配置され、 第２電圧源領域は、第２電導型である該半導体層内に作
成され、第２ビット値を表す電圧源に結合し、第２チャ
ンネル領域は該面に規定されかつ、該第２電圧領域から
該第２領域を分離する該第ｌ電導型であり、第２ワード
線導体は、該第２チャンネル領域を選択的に導通状態と
する目的で該第２チャンネル領域に隣接して絶縁状態で
配置し、該第１と第２の電圧源領域は互に分離されてお
り、 ビット線導体は、該第１と第２の領域から車前選釈され
プログラムされた１つに結合し、かくしてトランジスタ
は該ビー２ト線導体と該電圧源領域の対応する１つとの
間に作成される、 ことを特徴とする、第１の電導型の半導体層の面に作成
されるＲＯＭセルである。

（１５）（１２）のメモリーセルで、該ゲート、導体、
該電圧源領域、および該第１と第２の領域から外部へ向
って隣接して配置された厚膜絶縁層から構成され、該セ
ルは、該厚膜絶縁層を通過して事前選択されプログラム
された該第１と第２の領域へ向う接続口を作成すること
によってプログラムされ、該ビット線導体は実質的に該
接続口を充満するように、かつ該第１と第２領域の該事
前選択された１つに接続するように作成される。

（ｌ６）のメモリーセルにおいて、該ゲート導体、該電
圧源領域、および該第１と第２の領域から外部へ向って
隣接して配置された第１厚膜絶縁層から構成され、 接続口は、該第１と第２の領域の対応する部分を露出す
るべく該第ｌ厚膜絶縁層内に作成され、間隙で分離され
た導体帯は該第工厚膜絶縁層の上に、かつ該第１　，！
＝ｆｆｌ２の領域の各１つにそれぞれ接触するように該
接続口の対応する１つを充填するべく作成され、 第２厚膜絶縁層は該第ｌ厚膜絶縁層と該導体帯の上に作
成され、 依存接続口は該第２厚膜絶縁層内に、該導体帯の中から
事前選択されプログラムされた１つに対して作成され、
ワード線導体は該第２厚膜絶縁層の上で、かつ該依存接
続口の内部に、該導体帯の該選択層帯に接続するべく作
成される。

（ｌ７）第１電導型の半導体層の面に作成されるＲＯＭ
セルをプログラムする方法の工程は、 ビット線領域を含む面にあるセルを規定し、セルの非選
択チャンネル領域を規定し、またその領域から外方へ向
って配置された厚膜絶縁層を作成し、セルの第１電圧源
領域が非選択チャンネル領域によってセルのビット線領
域から分離され、 セルの選択チャンネルを規定し、またその領域から外方
へ向って絶縁状態で配置されるべきゲート導体を作成し
、セルの第２電圧源領域は選択チャンネル領域によって
ビット線領域から分離され、 ゲート導体と厚膜絶縁材をマスクとして用いて、セルの
露出領域を第２導電型のドーバントによってイオン注入
し、かくして第２電圧源領域とビット線領域の間に１｛
ｉＩのトランジスタが作成されるが、第１電圧源領域と
ビット線領域との間にはトランジスタは作成されず、 第２電圧源領域は、事前決定されたビット値を表明する
電圧源に結合し、 ビット線領域がビット線に結合する、 ことから構成される。

（１８）の方法において、第２電圧源領域を電圧源に結
合すべく、第２の電導型の半導体層内にあり、かつ第２
電圧源領域と連続的である、拡散領域を作成する工程を
含む。

（１９）ＲＯＭセルのプログラム方法の工程において、
第Ｉ電導型である半導体層の面にセルを規定し、 セルを横断して、間隔をおいて平行に延展するワード線
導体の一対の配置を規定し、第１電圧チャンネル領域は
ワード線導体の第１のものと連結し、第２電圧チャンネ
ル領域はワード線導体の第２のものと連結し、 厚膜絶縁層を作成することによって電圧チャンネル領域
の１つを非選択とし、 残ったもう１つの電圧チャンネル領域を厚膜絶縁層を作
成しないことによって選択し、表面にゲート絶縁層を成
長させ、 規定された配置にしたがってワード線対を作成し、 厚膜絶縁層と、その層とは連結していない該ワード線導
体の１つとをマスクとして用いて、第２の電導型のドー
パントによってセルの露出部分にイオン注入し、かくし
てトランジスタが選択された電圧チャンネル領域に作成
される。

（２０）ＲＯＭセルのアレイのプログラミング方法で、
各セルにおいて、１個のセルの１個のトランジスタの１
端がアレイの複数のビット線導体の１つに結合し、 第１論理状態を表すセルにおいて、トランジスタ端と第
１電圧源との間にトランジスタ電流路が形成され、 第２論理状態を表すセルにおいて、トランジスタ一端と
第２電圧源との間にトランジスタ電流路が形成され、 各セルには、トランジスタの電流路が持つコンダクタン
スを制御するべく制御電極が作成され、各制御電極はア
レイの複数のワード線の１つに結合する、 ものから構成される。

（２１）ＲＯＭセルをプログラムする方法で、１・ラン
ジスタの電流路の１端が第１ビット値を表す第１電圧源
に結合する第１のトランジスタを作成し、 トランジスタのもつ電流路の第１端が第２ビット値を表
す第２電圧源に結合している第２トランジスタを作成し
、 該第１および第２のトランジスタの制御電極を、該Ｉ・
ランジスタの電流路を選択的に導通とする目的でワード
線に結合し、 該第１と第２のトランジスタのそれぞれの電流路の第２
端の１対の中から、事前選択されプログラムされた一方
をビット線に結合させ、かくして第１と第２のトランジ
スタの中から事前選択された１個は、第１と第２の電圧
源の中から！ＩＧ　＋ｉｉｊ選釈された一方へビット線
を選択的に結合する。

【図面の簡単な説明】

第１図は、従来技術に基づくクロック型ＲＯＷアレイの
簡単化された電気的配線図である。 第２図は、本発明に基づく、ＲＯ）ｌアレイの簡単化さ
れた電気的配線図である。 第３ａ図は，本発明に基づ（　ＲＯＭセルの製造工程の
初期段階における半導体層の非常に拡大した断面を示す
断面図である。 第３ｂ図は、第３ａ図に対応する断面図で、本発明に基
づ＜　ＲＯＭセルの製造工程の第３ａ図以降に残された
工程を示している。 第４図は、第３ｂ図に示すＲＯＭセルの平面図であり、
第４図の３ｂ−３ｂ＠にほぼ沿った断面図が第３ｂ図で
ある。 第５図は、本発明に基づくコンタクトプログラム可能な
ＲＯＭの非常に拡大した断面を示す断面図である。 第６図は、第５図に示されたセルの模式的平面図であり
、第５図は第６図の５−５線にほぼ沿った断面図である
。 第７図は、本発明に基づくビアプログラム可能なＲＯＭ
セルの非常に拡大した断面を示す断面図である。 第８図は、第７図に示されたセルの簡単化された平面図
であり、第８図の７−７線にほぼ沿った断面図が第７図
である。 ４２．　．　．　．ワード線 ４Ｌ．．．ビット線導体 ５４．．．．ビット線領域 ５６．．．．第２の電源領域 ７０．．．．ＲＯＭ　　セノレ ？２．．．．表面 ７４．．．．半導体層 ７Ｂ．．．．ゲート絶縁物層 ７Ｌ．．．厚膜絶縁層 ８０．．．．．第１のチャンネル領域 ８２．　．　．　．第２のチャンネル領域８４．．．．
第１の電源領域 １０Ｂ．．．．ゲート酸化物層 １０８、１１０　．．．．シリコンゲート１１２、１１
［ｉ　．．．．ソース領域１１４、１１８　．．．．ド
レイン領域１２２、１２Ｂ　．．．トランジスタ １２８．．．．厚膜絶縁層 １３０．．．一接統部 １３２．．．．ワード線、ビット線 １３４．−．コンタクトプログラム可能なＲＯＭ１４０
、１４２　．．．．接続部 １４４，１４８　．．．．第１の金属帯１４８．．．．
厚膜絶縁層 １５０．．．ビア １５２・・・・金属ビット線 セル

Claims (2)

【特許請求の範囲】
1. （１）（ａ）電流路と該電流路のコンダクタンスを制御
   するための制御電極とを有するトランジスタと、 （ｂ）制御電極に接続されたワードラインと、（ｃ）電
   流路の一端に接続されたビットラインと、 （ｄ）第１のビット値を表わす電圧の第１の電源と、 （ｅ）第２のビット値を表わす電圧の第２の電源と、 （ｆ）電流路の導通時に、第１、第２のビット値のうち
   の選択された一方がビットライン上に読み出されるよう
   に第１、第２の電源のうちの予め選定された方の電源に
   対して接続される電流路の他端と を含むことを特徴とするリードオンリーメモリー。
2. （２）（ａ）ビットライン領域を含む表面にセルを画定
   する工程と、 （ｂ）外側に配置されるように厚膜絶縁層を形成し、セ
   ルの非選択のチャンネル領域と非選択のチャンネル領域
   によりセルのビットライン領域から離隔されたセルの第
   １の電源領域とを画定する工程と、 （ｃ）外側に絶縁物を介して配置されるようにゲート導
   体を形成し、セルの選択されたチャンネル領域と、選択
   されたチャンネル領域によりビットライン領域から離隔
   されたセルの電源領域とを画定する工程と、 （ｄ）ゲート導体と厚膜絶縁層とをマスクとして利用し
   、ビットライン領域と第２の電源領域間にトランジスタ
   が製作されるが、ビットライン領域と第１の電源領域間
   にトランジスタが製作されないように、セルの露出した
   領域に第２の導電型の不純物をイオン打ち込みする工程
   と、 （ｅ）第２の電源領域を予め選定されたビット植を表わ
   す電圧の電源に接続する工程と、 （ｆ）ビットライン領域をビットラインに接続する工程
   との 諸工程から成るリードオンリーメモリーの製作方法。