JPH06283721A

JPH06283721A - 不揮発性メモリ・セル、アレー装置、製造方法、及びそのメモリ回路

Info

Publication number: JPH06283721A
Application number: JP5000292A
Authority: JP
Inventors: Tonko Yu; 敦行游; Fukuka Yu; 福嘉熊; Tenraku Rin; 天楽林; Ryo Chin; 領陳
Original assignee: OKO DENSHI KOFUN YUGENKOSHI
Current assignee: OKO DENSHI KOFUN YUGENKOSHI
Priority date: 1992-03-06
Filing date: 1992-03-06
Publication date: 1994-10-07

Abstract

(57)【要約】【目的】コンタクトレス・フラッシュＥＰＲＯＭセ
ル、アレー装置、及びコンタクトレス・フラッシュＥＰ
ＲＯＭセルの製作方法を提供するものである。【構成】延在した第１と第２ののドレイン拡散領域、
及びソース拡散領域を、本質上平行な直線に沿って半導
体基板に形成する。フイールド酸化物領域を、第１及び
第２ドレイン拡散領域の反対側に生成する。フローティ
ング・ゲート及びコントロール・ゲート・ワード線（Ｗ
Ｌ₀乃至ＷＬ_N）を、ドレイン−ソース−ドレイン構造
に直行して形成し、そして共有されたソース領域を有す
る蓄積セルの２つの列（１３、１５及び１４、１６）を
設定する。共用されるソース領域を、底部ブロック・セ
レクト・トランジスタ（２５）によって仮想グランド・
ターミナルに結合する。各々のドレイン拡散領域を、上
部ブロック・セレクト・トランジスタ（１９、２１）に
よってグローバル・ビット線（１７、１８）に結合する
ものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリに関す
るものであって、殊に、フローティング・ゲート・トラ
ンジスタを用いたフラッシュＥＰＲＯＭセル、アレー装
置、及びその製造方法に係るものである。

【０００２】

【従来の技術】フラッシュＥＰＲＯＭは、不揮発性の電
荷蓄積型半導体集積回路の内で成長しつつある分野であ
る。これらのフラッシュＥＰＲＯＭは、チップ内のメモ
リ・セルを電気的な消去、プログラムミング及び読み取
りをする能力を備えている。フラッシュＥＰＲＯＭのメ
モリ・セルは、データがフローティング・ゲートをチャ
ージ又はディスチャージすることによってセルに蓄積さ
れる所謂フローティング・ゲート・トランジスタを用い
て形成されている。フローティング・ゲートは、導電性
物質、一般的にはポリＳｉで作られており、トランジス
タのチャネルからは、酸化膜又は他の絶縁性の薄膜によ
って絶縁され、且つ、第２の絶縁膜によってトランジス
タのコントロール・ゲート又はワード線から絶縁されて
いる。

【０００３】フローティング・ゲートをチャージすると
いう動作は、フラッシュＥＰＲＯＭの“プログラム”ス
テップと称される。このステップは、ゲート及びソース
間に１２ボルト程の大きさの正の電圧を印加し、又、ド
レイン及びソース間に正の電圧、例えば、７ボルトの電
圧を印加することによってなされ、所謂、ホット・エレ
クトロンの注入によってなされる。フローティング・ゲ
ートをディスチャージする動作は、フラッシュＥＰＲＯ
Ｍの“消去”機能と呼ばれる。この消去機能は、フロー
ティング・ゲートとトランジスタのソースとの間（ソー
ス消去）、又はフローティング・ゲートと半導体基板と
の間（チャネル消去）でのＦ−Ｎトンネルのメカニズム
によって典型的になし遂げられる。例えば、ソース消去
作用は、それぞれのメモリ・セルのドレインを浮かしな
がら、ソースからゲートへ大きな正の電圧を印加するこ
とによって達成される。この正電圧は、１２ボルトにも
なる。

【０００４】従来のフラッシュＥＰＲＯＭの構造及び機
能に関する詳細については、関連技術の背景を教示して
いる以下のＵ．Ｓ．パテントによって知ることができ
る。Mukherjee,et al., U.S.Patent No.4,698,787 issu
ed October 6, 1987;Holler,et al., U.S.Patent No.4,
780,423 issued October 25, 1988。フラッシュＥＰＲ
ＯＭのＩＣに関するより進んだ技術は、次の文献に述べ
られている。Woo,et al., “A Novel Memory Cell Usin
g Flash Array Contactless EPROM(FACE) Technology
”, IEDM 1990, Published by the IEEE, Pages 91-94
及びWoo,et al., “A Poly-Buffered “FACE”Technolo
gy for High Density Me-mories”, 1991 SYMPOSIUM ON
VLSI TECHNOLOGY, page 73-74“コンタクトレス”・ア
レーＥＰＲＯＭ装置の従来技術の一例が以下に記述され
ている。Kazerounian,et al., “Alternate Metal Virt
ual Ground EPROM Array Im-plemented In A 0.8μM Pr
ocess for Very High Density Applications”,IEDM,Pu
blished by IEEE 1991, pages 11.5.1-11.5.4 。

【０００５】

【発明が解決しようとする課題】Woo,et al.及びKazero
unian,et al.の出版物によって明らかなように、コンタ
クトレス・アレー不揮発性メモリの設計についての関心
が高まっている。所謂、コンタクトレス・アレーは、埋
め込まれた拡散層によって互いに結合されてなる蓄積セ
ルによるアレーによって形成されており、埋め込まれた
拡散層は、コンタクトによってメタル・ビット線へ間欠
的に結合されているだけである。Mukherjee,etal. のシ
ステムのような初期のフラッシュＥＰＲＯＭの設計で
は、各メモリ・セルに対して“ハーフ”・メタル・コン
タクトが必要とされる。何故ならば、メタル・コンタク
トは、半導体集積回路では、かなりの面積を占有してい
るので、それらは高密度なメモリを設計する上では大き
な障害となる。更に、デバイスをより一層小さくして、
面積を縮小しようとると、アレー内の蓄積セルにアクセ
スする為に使用される隣接したドレインとソース・ビッ
ト線のコンタクトを覆うメタルによって、制限されるこ
とになる。

【０００６】本発明は、上述に鑑みてなされたもので、
フローティング・ゲート・トランジスタからなる不揮発
性メモリ・セルの改良に関するものであり、殊に、高密
度に集積が可能なフラッシュＥＰＲＯＭセルと、そのア
レー装置を提供するとともに、その製作方法を提供する
ことを目的とするものである。又、改良されたフラッシ
ュＥＰＲＯＭセルを用いたメモリ回路を提供することを
目的とするものである。

【０００７】

【課題を解決するための手段】本発明は、不揮発性メモ
リ・セル（フラッシュＥＰＲＯＭセル）は、一つのソー
ス拡散層を２個のフローティング・ゲート・トランジス
タが共用する独特のドレイン−ソース−ドレイン構成に
基くものであって、延在する第１と第２のドレイン拡散
領域とソース拡散領域は、半導体基板に沿って形成され
る。フイールド酸化物領域は、第１と第２のドレイン拡
散領域の外側に形成される。フローティング・ゲートと
コントロール・ゲート・ワード線は、共用されたソース
領域をもつ２列からなる蓄積セルから形成されたドレイ
ン−ソース−ドレイン構造に対して直交するように形成
される。前記共用されたソース領域は、下部のブロック
・セレクト・トランジスタによって仮想グランド・ター
ミナルに結合される。各ドレイン拡散領域は、上部のブ
ロック・セレクト・トランジスタによって広域ビット線
に結合される。本発明によるセル構造は、ドレイン、ソ
ースとドレイン拡散領域、そして埋め込み拡散ラインの
ような水平のコンダクタを介して、複数の列トランジス
タを仮想グランド・ターミナルに結合している仮想グラ
ンド・サプライに対し、実質的に平行に延在する二つの
広域ビット線を使用する。このようにして、２個のトラ
ンジスタからなるセルに対して、二個のメタル・コンタ
クト・ピッチを必要とするだけである。

【０００８】本発明の別の観点によれば、これらの複数
のドレイン−ソース−ドレイン構造が１個の大きなＩＣ
に配列され、高密度の不揮発性の電荷蓄積型半導体集積
回路が得られる。この不揮発性の電荷蓄積型半導体集積
回路は、上部と下部のブロック・セレクト・トランジス
タを用いることにより、ブロックの境界に沿って分割さ
れ得るとともに、個々の消去作用を可能とする。また、
ブロック・セレクトという特徴は、複数のメモリ・セル
からなる単一のブロックを一度に広域ビット線に結合す
る。このことは、アレーの所定の列に沿ったトランジス
タへのリーク電流に対する改善をもたらす。

【０００９】かくして、１個のメモリ回路が、各々がＮ
列，Ｍ行からなる蓄積セルを有するＫ個のサブアレーと
して提供される。蓄積セル列内の各蓄積セルは、それぞ
れが第１ターミナル、第２ターミナル及び制御ターミナ
ルを有している。それぞれの行に対応する蓄積セルの制
御ターミナルに結合された多数のワード線がある。蓄積
セルの各々の列に対応したビット線からなるＮ個の広域
ビット線、及び各々が、それぞれのサブアレー内部にお
けるそれぞれの列において、Ｍ個の蓄積セルの第１ター
ミナルに結合されている多数の局所ビット線がある。上
部のブロック・セレクト・トランジスタは、蓄積セルの
サブアレー内の局所ビット線を、サブアレー・セレクト
信号に応じて対応する広域ビット線へ選択的に接続す
る。その上に、多数の局所仮想グランド線、及びサブア
レー内の局所仮想グランド線を局所仮想グランド・ター
ミナルに接続する手段が含まれている。前記局所仮想グ
ランド線の各々は、それぞれのサブアレーで、列におけ
る蓄積セルの第２ターミナルに結合されている。広域ビ
ット線へ結合された列セレクト・トランジスタは、蓄積
セルのＮ個の列へ選択的にアクセスすることができるよ
うになっている。

【００１０】上述のようなメモリセル及びそのアレー装
置に加え、フローティング・ゲート・デバイスのアレー
の製造方法が提供されている。第１番目の方法は、以下
のように構成される。第１方向に延在した多数のドレイ
ン拡散領域を画定すること；ドレイン拡散領域をドープ
すること；トンネル絶縁性膜を、少なくともドレイン拡
散領域に隣接した領域内の半導体基板主表面に形成する
こと；フローティング・ゲート導電性物質を、少なくと
もドレイン拡散領域に隣接した領域内のトンネル絶縁性
膜に設けること；コントロール・ゲート絶縁性物質を、
フローティング・ゲート導電性膜に形成すること；延在
するソース拡散領域を、半導体基板の主表面に形成され
せたフローティング・ゲート導電性物質によって、フロ
ーティング・ゲート導電性物質とアラインさせて露出す
ること；ソース拡散領域をドープすること；絶縁層を、
ソース拡散領域と露出したフローティング・ゲート導電
性物質にも設けること；そして多数の導電性物質からな
る行を、コントロール絶縁性物質及びフローティング・
ゲート導電性物質を覆うように形成すること。第２の方
法は、以下のように構成される：トンネル絶縁性物質
を、少なくとも延在されたチャネル領域を半導体基板主
表面を覆うように形成すること；フローティング・ゲー
ト導電性物質を、少なくとも延在したチャネル領域内の
トンネル絶縁性物質を覆うように設けること；コントロ
ール・ゲート絶縁性物質を、フローティング・ゲート導
電性物質を覆うように設けること；半導体基板に延在し
たソース拡散領域及びドレイン拡散領域を、フローティ
ング・ゲート導電性物質によってアラインさせて露出す
ること；ドレイン拡散領域を、ドーパントを第１の分布
でドープすること；ソース拡散領域を、ドーパントを第
２の分布でドープすること；絶縁層を、ソース及びドレ
イン拡散領域を覆い、露出したフローティング・ゲート
導電性物質の上部にも成長させること；そして多数の導
電性物質からなる行を、コントロール絶縁性物質及びフ
ローティング・ゲート導電性物質を覆うように形成する
こと。

【００１１】

【作用】本発明のフローティング・ゲート・トランジス
タおよる不揮発性メモリには、幾つかの明瞭な特徴が存
在する。第１は、隣接するドレイン及びソース・ビット
線のメタル・ピッチが、ソース（仮想グランド）ビット
線を共有する構造を有することによって緩和される。前
記ビット線は、トランジスタ１６等を平行に通り、メタ
ル・ドレイン・コンタクト線又は広域ビット線とともに
１個のメタル・ソース線に結合されている。このことに
よって、非常に稠密なコア・アレーを得ることができ
る。第２には、フラッシュＥＰＲＯＭアレーは、サブア
レーへ分割される該フラッシュＥＰＲＯＭアレーが完全
にデコードされたブロック・セレクト線によって選択さ
れている間、セクター消去が実行できることになるとと
もに、メモリ・セルの障害は、その対応するサブアレー
が選択されている間のみに生ずる。これは、製品の動作
と信頼性を非常に改善するものである。第３としては、
第１のセル・タイプでは、セルのソース側は、数多くの
酸化処理過程を受けないので、ソース接合の端部は、非
常に優れた完全性を保持している。更に特徴的なもの
は、ソース接合端がドーパントの欠乏と従来技術によっ
て設計されたセルにありがちな酸化膜端部の厚さを厚く
する作用を受けないのである。従来技術では、ソース注
入後にもっと広範の酸化処理過程がある。このような理
由で、新規なセルには良好なソース消去作用が期待でき
る。更に、かなり高いゲート・カップリング比が独特の
セルのレイアウトによって実現され得る。前記レイアウ
トでは、フローティング・ゲート・ポリＳｉ層がドレイ
ン及びフイールド酸化物領域を覆って延在し、コントロ
ール・ゲートのフローティング・ゲート・ポリＳｉに対
するカップリング面積を著しく増大させることができ
る。

【００１２】又、第１の製造方法によれば、セル構造に
おけるソース拡散領域は、隣接したトランジスタ列にお
けるフローティング・ゲート・トランジスタにセルフ・
アラインされる。同様に、ドレイン拡散領域は、各ブロ
ックの反対側の絶縁領域にセルフ・アラインされる。更
に、第２の製造方法によれば、ドレイン及びソース拡散
領域の双方がフローティング・ゲートにセルフ・アライ
ンされる。従って、ドレイン−ソース−ドレイン構成
を、アレー内の総てのメモリ・セル・トランジスタに対
して実質的に一様なチャネル長を作ることができる。
又、ソースは、傾斜状接合を与えるドーパントの分布で
イオン注入によてなされることにより、ソース消去作用
の間のトンネリングを容易とする。

【００１３】

【実施例】以下、本発明について、図１乃至図８に基づ
いて説明する。図１，図２は、本発明に係るフラッシュ
ＥＰＲＯＭ装置の回路図を示している。図３は、本発明
によるフラッシュＥＰＲＯＭ装置のメモリ回路のブロッ
ク図を示している。図４，図５及び図６，図７は、本発
明に係るフラッシュＥＰＲＯＭセルの製造方法を示す断
面図である。図８は、その平面図である。図１は、本発
明に係るフラッシュＥＰＲＯＭのドレイン−ソース−ド
レイン回路構成（ソースを共通とする一対のトランジス
タからなる構成）を説明する。この回路構成は、第１の
局所ビット線１０及び第２の局所ビット線１１を有して
いる。第１及び第２の局所ビット線１０及び１１は、以
下に説明するような埋め込まれた拡散層の導電体によっ
て得られる。また、局所仮想グランド線１２も埋め込ま
れた拡散層により得られる。ゲート、ドレイン及びソー
スを有する多くのフローティング・ゲート・トランジス
タは、局所ビット線１０、１１及び局所仮想グランド線
１２に結合されている。大多数のトランジスタのソース
は、局所仮想グランド線１２に結合されている。１３で
示される第１列のトランジスタのドレインは、第１の局
所ビット線１０に結合され、１４で示される第２列のト
ランジスタのドレインは、第２の局所ビット線１１に結
合される。フローティング・ゲート・トランジスタのゲ
ートは、ワード線ＷＬ₀乃至ＷＬ_Nに結合される。尚、
ここで各ワード線（例えば、ＷＬ₁）は、第１列のトラ
ンジスタ（例えばトランジスタ１５）及び第２列のトラ
ンジスタ（例えばトランジスタ１６）のゲートに結合さ
れる。かくして、トランジスタ１５及び１６は、ソース
拡散層を共用する２個のトランジスタからなるセルと考
えることができる。

【００１４】フローティング・ゲートをチャージする動
作は、フラッシュＥＰＲＯＭセルのプログラム・ステッ
プと呼ばれる。これは、ゲート及びソース間に、１２ボ
ルト程の大きな正の電圧を、ドレイン及びソース間に６
ボルトの正の電圧を印加することによるホット・エレク
トロンの注入によってなし得られる。フローティング・
ゲートをディスチャージする動作は、フラッシュＥＰＲ
ＯＭセルの消去ステップと呼ばれる。これは、フローテ
ィング・ゲート及びソース間のＦ−Ｎトンネル機構（ソ
ース消去）又はフローティング・ゲート及び半導体基板
間のＦ−Ｎトンネル機構（チャネル消去）によってなさ
れる。ソース消去は、ゲートを接地するか、又は−８ボ
ルト程度に負にバイアスし、ソースに１２ボルト又は８
ボルト程度に正のバイアスを加えることによって行われ
る。チャネル消去は、ゲートに負のバイアスを加えるこ
と、及び（又は）半導体基板に正のバイアスを加えるこ
とによって行われる。

【００１５】図１に示されているように、第１の広域ビ
ット線１７と第２の広域ビット線１８は、各ドレイン−
ソース−ドレイン回路構成のセルと関係付けられてい
る。第１の広域ビット線１７は、メタル−拡散コンタク
ト２０を介して上部のブロック・セレクト・トランジス
タ１９のソースに結合されている。同様に、第２の広域
ビット線１８は、メタル−拡散コンタクト２２を介して
上部のブロック・セレクト・トランジスタ２１のソース
に結合されている。上部のブロック・セレクト・トラン
ジスタ１９、２１のドレインは、第１及び第２の局所ビ
ット線１０及び１１に、それぞれ結合されている。上部
ブロック・セレクト・トランジスタ１９、２１のゲート
は、ライン２３に印加されるブロック・セレクト信号Ｔ
ＢＳＥＬによって制御される。

【００１６】局所仮想グランド線１２は、下部ブロック
・セレクト・トランジスタ２５を介して、コンダクタ２
４を通して仮想グランド・ターミナルに結合される。下
部ブロック・セレクト・トランジスタ２５のドレイン
は、局所仮想グランド線１２に結合される。下部のブロ
ック・セレクト・トランジスタ２５のソースは、コンダ
クタ２４に結合される。下部のブロック・セレクト・ト
ランジスタ２５のゲートは、ライン２６に印加される下
部のブロック・セレクト信号ＢＢＳＥＬによって制御さ
れる。本発明が提起したシステムでは、コンダクタ２４
は、埋め込まれた拡散層による導電体であって、それは
アレーを経てメタル−拡散コンタクトまで水平に延びて
いる。このメタル−拡散コンタクトによって、垂直方向
に延びるメタル仮想グランド・バスと接触される。

【００１７】広域ビット線１７，１８は、アレーを経て
垂直に、それぞれの列セレクト・トランジスタ２７、２
８へ延びている。トランジスタ２７、２８によってセレ
クト広域ビット線がセンス・アンプ及びプログラム・デ
ータ回路（図示されていない）に結合されている。かく
して、列セレクト・トランジスタ２７のソースは、広域
ビット線１７に結合され、列セレクト・トランジスタ２
７のゲートは、列デコード信号Ｙ₁が供給されるととも
に、列セレクト・トランジスタ２７のドレインは、コン
ダクタ２９に結合されている。

【００１８】図２に示した多数のサブアレーは、図１に
示したフラッシュＥＰＲＯＭセルのブロックによって構
成されている。図２は、全体のＩＣの内の２個のサブア
レーを図示している。サブアレーは、一点鎖線５０に沿
って区分され、一点鎖線５０から上部にサブアレー５１
Ａを、下部にサブアレー５１Ｂを有している。第１のブ
ロック５２は、ビット線（例えば、ビット線７０、７
１）に沿って第２のブロック５３とは対象に配置されて
いる。一対のビット線７０，７１の上部，下部に、これ
らのメモリ・サブアレーは、メタル−拡散コンタクト５
５、５６、５７、５８を共通とし、仮想グランド・コン
ダクタ５４Ａ、５４Ｂ（埋め込また拡散層）のように分
けられている。仮想グランド・コンダクタ５４Ａ、５４
Ｂは、メタル−拡散コンタクト６０Ａ、６０Ｂを経て垂
直方向に配置された仮想グランド・メタル線５９までア
レーを越えて水平に延びる。サブアレーは、隣接するサ
ブアレーがメタル仮想グランド線５９を共有するよう
に、メタル・仮想グランド線５９の反対側に形成され
る。メタル仮想グランド線５９は、デコード信号Ｚ_Nで
制御される仮想グランド・セレクト・トランジスタ７９
を介してアレー・グランド及び消去高電圧回路に結合さ
れる。仮想グランド・セレクト・トランジスタ７９は、
メタル線５９を共用しているアレー領域を高電圧消去か
ら分離するのに使用することができる。かくして、サブ
アレーの配置には、広域ビット線に対し２トランジスタ
・セルからなる列当たり２個のメタル・コンタクト・ピ
ッチが、そしてメタル仮想グランド線５９に対してはサ
ブアレー当たり１個のメタル・コンタクト・ピッチが必
要とされる。

【００１９】更に、図２に示された２個のサブアレー
は、追加デコーディングがそれらの上部及び下部にそれ
ぞれブロック・セレクト信号ＴＢＳＥＬＡ、ＴＢＳＥＬ
Ｂ、ＢＢＳＥＬＡ及びＢＢＳＥＬＢによって供給される
ので、ワード線信号は共有することができる。或る提起
されたシンテムでは、各サブアレーが８ブロックからな
り、３２個の一対のトランジスタ・セルと各列のワード
線からなっており、５１２個のセル・サブアレーがあ
り、合計１６本の広域ビット線及び３２本のワード線が
ある。明らかなように、本発明による装置は、セクター
・フラッシュＥＰＲＯＭアレーを形成し得る。これは、
読み、プログラム又は消去サイクルの間、不選択サブア
レー内のトランジスタのソース及びドレインが、ビット
線及び仮想グランド線に印加された電流及び電圧から絶
縁されるので有利である。かくして、読み出し操作時、
不選択サブアレーからの漏れ電流がビット線に印加され
る電流に関与しないので、読み取り操作が改善される。
プログラム及び消去の操作の時は、仮想グランド線の高
電圧、及びビット線が不選択ブロックから分離される。
これは、セクター消去操作を可能とする。下部のブロッ
ク・セレクト・トランジスタ（例えば、トランジスタ６
５Ａ、６５Ｂ）は、或る実施においては、必要としない
ことが判断できるであろう。又、これらのブロック・セ
レクト・トランジスタは、図６に関して下部に図示され
ているように、隣接するサブアレーとともに下部ブロッ
ク・セレクト信号を共有することができる。代わりとし
て、下部ブロック・セレクト・トランジスタ（例えば、
６５Ａ、６５Ｂ）は、隣接する仮想グランド・ターミナ
ル６０Ａ、６０Ｂを一個のアイソレーション・トランジ
スタによって置き換えることができる。

【００２０】図３は、本発明に係るフラッシュＥＰＲＯ
ＭＩＣの概要を示すブロック図である。フラッシュＥＰ
ＲＯＭＩＣは、図２に示したメモリ・アレー１００を有
し、多数の余分セル１０１が、損傷したメモリ・アレー
に置き換えられ得るようにシステムに備えられている。
更に、この回路は、多数の参照セル１０２、センス・ア
ンプ、プログラム・データ入力回路、並びアレー・グラ
ンド及び消去高電圧回路を含むブロック１０３、ワード
線及びブロック・セレクト・デコーダを含むブロック１
０４、そして列デコーダ及び仮想グランド・デコーダを
含むブロック１０５を備えている。参照セル１０２は、
製作の間に生じる、或いは、読み取られるビット線に印
加される電圧及び電流に反映される等の、チャネル長の
変化を計数するためにブロック１０３のセンス・アンプ
に結合される。参照セル１０２は、プログラミング及び
消去電圧の発生にも使用され得る。この冗長セル装置
は、上述で検討されたようなフラッシュＥＰＲＯＭアレ
ーの分割された構成によって可能となった。ワード線及
びブロック・セレクト・デコーダ１０４並び列及び仮想
グランド・デコーダ１０５は、冗長セルは、メモリ・ア
レー１００内の不動作セルと置換し得るようテストした
後にプログラムすることができる。加えて、回路は消
去、プログラム及び読み操作、そして種々の動作の間で
使用される仮想グランド、ドレイン及びワード線の電圧
を制御するためのモード・コントロール回路１０６を有
している。

【００２１】本発明に係るフラッシュＥＰＲＯＭセル及
び上述の回路で使用されるセルの製作方法が、図４Ａ乃
至図４Ｄと図５Ａ乃至図５Ｄ、並びに、図６Ａ乃至図６
Ｄと図７Ａ乃至図７Ｃによる断面図によって示されてい
る。図８は、その平面図である。第１のセル・タイプの
実施例が図４Ａ乃至図４Ｄと図５Ａ乃至図５Ｄに図示さ
れている。この断面図で示したセルの製造工程は、その
概略を示すものである。図４Ａは、第１ステップのプロ
セスを図示している。Ｎチャネル・セルを作るために
は、Ｐ^-型のＳｉ半導体基板１００を用意し、よく知ら
れたＬＯＣＯＳフイールド酸化プロセスによって、垂直
な方向に成長する比較的厚いフイールド酸化物領域１０
１、１０２を生成させる。また、薄い酸化膜１０３がフ
イールド酸化物１０１、１０２の外周の半導体基板主表
面に生成される。図４Ｂに図示されるように、次のステ
ップでは、フォトレジスト・マスク１０４がフイールド
酸化物１０１、１０２の間に被着され、該マスクは、フ
イールド酸化物領域１０１、１０２に本質的に平行線に
沿って延在している。これによって、ドレイン拡散領域
がフイールド酸化物１０１とフォトレジスト・マスク１
０４との間、及びフイールド酸化物１０２とフォトレジ
スト・マスク１０４との間に定められる。Ｎ型ドーパン
トが、矢印によって概略的に示されているように、薄い
酸化膜１０３を通して半導体基板１００にイオン注入さ
れる。かくして、ドレイン拡散領域が素子分離フイール
ド酸化物１０１及び１０２によってセルフ・アラインさ
れる。

【００２２】次のステップでは、図４Ｃに示されるよう
に、フォトレジスト・マスク１０４が除去され、局所ビ
ット線１０５及び１０６が形成するために、半導体基板
１００に注入されたＮ型ドーパントをアニールして、活
性化する。また、ドレイン酸化物１０７、１０８が拡散
ビット線１０５、１０６を覆うように生成される。図４
Ｄは、セル製作の次のステップを図示している。特に、
薄い酸化物１０３がブランク・ウェット・エッチによっ
て除去され、そしてトンネル酸化膜１１０がドレイン拡
散ビット線１０５、１０６の間に生成される。トンネル
酸化膜１１０の厚さは、この実施例のシステムでは、ほ
ぼ１００オングストロ−ムである。しかし、トンネル酸
化膜１１０は、フラッシュＥＰＲＯＭセルでは約１２０
オングストロ−ム以下である。より厚い酸化膜は、ＵＶ
−ＥＰＲＯＭセルのような不揮発性セルに用いられ得る
が、消去動作のためのトンネル酸化膜には、このような
厚い酸化膜使用しない。埋め込まれた拡散層によるビッ
ト線１０５、１０６の上部の酸化膜１０７、１０８は、
このステップでは約１０００オングストロ−ムの厚さで
ある。

【００２３】図５Ａに示される次のステップは、ポリＳ
ｉ層１１１の第１層を被着し、このポリＳｉを導電体に
するために不純物元素をドープする工程である。それか
ら、酸化物／窒化物／酸化物（ＯＮＯ）層１１２が第１
のポリＳｉ層１１１にコントロール・ゲート絶縁膜を設
けるために生成される。このステップによるポリＳｉ層
１１１層は、約１５００オングストロ−ムの厚さであ
り、ＯＮＯ層は、約２５０オングストロ−ムの厚さであ
る。図５Ｂは、セルフ・アラインによるソース拡散領域
がフォト・マスク・プロセスを用いて定められる。フォ
ト・マスク・プロセスの後に、ポリＳｉ層１１１及びＯ
ＮＯ絶縁層１１２は、ソース拡散領域を露出させるため
にエッチされる。また、フローティング・ゲート・ポリ
Ｓｉ層１１１及びＯＮＯ層１１２が、フローティング・
ゲートの巾を定めるためにエッチされる。かくして、エ
ッチングされたポリＳｉ層１１１の一方はソース拡散領
域を画定し、他方はフローティング・ゲートの巾を画定
する。この実施例においては、後者はフイールド酸化物
領域１０１又は１０２の上部に位置している。その後、
ソース拡散領域は、ドレイン拡散領域１０５、１０６と
平行に延在するＮ⁺／Ｎ^-の二重拡散された拡散領域を
形成するためにＮ型ドーパントがイオン注入されてい
る。使用されるドーパントは、二重拡散を形成するため
に、燐と砒素が合わせたものである。

【００２４】図５Ｃに示されているように、フォトレジ
ストは、除去されて半導体基板はアニールされる。Ｎ⁺
とＮ^-ドーパントを拡散しアニールすることによって、
ソース拡散領域１１５を活性化する。また、ソース酸化
膜１１６が生成され、且つ、酸化膜１１７が、フローテ
ィング・ゲートを後で定められるワード線・ポリＳｉ層
から分離するための、フローティング・ゲート・ポリＳ
ｉ層１１１の側面に沿って生成される。図５Ｄは、フラ
ッシュＥＰＲＯＭセルの製造プロセスの次のステップを
図示している。これは、第２のポリ層１１８を被着する
ことと、ワード線を定めるためにフォト・マスク・プロ
セスを使用することを含む。フォト・マスク・プロセス
においては、ワード線を定めるエッチが、それぞれのト
ランジスタのフローティング・ゲートを定めるため、フ
ローティング・ゲート・ポリＳｉ層１１１まで続けられ
る。ワード線１１８は、約４，５００オングストロ−ム
の厚さである。最後にパッシベイション及びメタリゼイ
ション層（図示されていない）がセルの上部に被着され
る。

【００２５】図５Ｄに示されるように、第１トランジス
タがドレイン拡散ライン１０５とソース拡散ライン１１
５との間に、第２のトランジスタがドレイン拡散ライン
１０６とソース拡散ライン１１５との間にそれぞれ形成
されたセル構造が得られる。フローティング・ゲート
は、ソース拡散ライン１１５からドレイン拡散ライン１
０５を横切り、そしてフイールド酸化物１０１を覆って
延びている。本実施例では、これらのフローティング・
ゲート酸化膜は、約２．４ミクロンの長さで、そして巾
は０．８ミクロンであ。一方、トランジスタの上部にお
けるドレイン酸化膜１０７の一端からソース酸化膜１１
６の一端までの、トンネル酸化膜１１０の巾は、約１．
２ミクロンである。ドレイン拡散ライン１０５とフイー
ルド酸化物１０２を覆う冗長領域は、カップリング比を
約５０％以上の大きさまでフローティング・ゲートによ
って増加するために用いられる。何故ならば、ＯＮＯ層
は、約２５０オングストロ−ム厚さで、そしてトンネル
酸化膜は約１００オングストロ−ム厚さであるので、カ
ップリング比は、フローティング・ゲートの領域を増加
させることによって改善させなければならないからであ
る。代わりとして、ＯＮＯ層をより一層薄く作って、フ
ローティング・ゲートに必要とされる領域を減少してよ
い。理解されるように、ソース拡散はドレイン拡散とは
独立したステップで行われ、それぞれのトランジスタの
チャネルに傾斜接合を作ってソース消去機能を助長する
ために、別の分布をもったドーパントでイオン注入され
る。チャネル消去タイプ又はＵＶ消去タイプのフローテ
ィング・ゲートでは、傾斜接合及びソース拡散は必要と
されない。

【００２６】次に、図６Ａ乃至図６Ｄと図７Ａ乃至図７
Ｃは、本発明による第２のセル・タイプの実施例を断面
図で示している。図６Ａに図示されているように、第１
ステップは、図４Ａに記述したようなフイールド酸化物
２０１、２０２を生成させることである。また、不用な
酸化膜が生成され、この酸化膜は、トンネル酸化膜を生
成するための半導体基板２００を用意するために除去さ
れる。図６Ｂに図示されているように、薄いトンネル酸
化膜２０３が約１００オングストロ−ム厚さに生成され
る。次の図６Ｃのステップでは、ポリＳｉ層を被着する
とともにドーパトをドープし、カップリング比が約５０
％以上になるように、１２０オングストロ−ム厚さのＯ
ＮＯ層２０５を生成させる。より厚い酸化薄膜２０３と
ＯＮＯ層２０５がＵＶ−ＥＰＲＯＭセルに使用される。
図６Ｄにおいては、フォト・マスク・プロセスがフロー
ティング・ゲート及びＮ⁺層のソースとドレイン拡散領
域を画定するために用いられる。かくして、フォト・マ
スク層２０６及び２０７は、フローティング・ゲート領
域を保護するために定められる。ポリＳｉ層の２０４及
びＯＮＯの２０５の層が、マスク２０６と２０７によっ
て覆われた部分を除いてエッチされ、ドレイン、ソース
及びドレイン領域を露出させる。次に、Ｎ型ドーパント
が、矢印２０８で図示されるように露出領域内にイオン
注入される。これらの領域は、フローティング・ゲート
とフイールド絶縁領域にによるセルフ・アラインによっ
て形成する。フラッシュＥＰＲＯＭアレーについては、
次ステップの図７Ａに図示されている。このステップに
よれば、フォト・マスク・プロセスがドレイン領域及び
素子分離領域を覆うマスク２１０、２１１が用いられ
る。このステップでは、Ｎ型のドーパントが矢印２１２
で表されているようにイオン注入され、ソース領域は、
傾斜接合を形成するべくＮ⁺とＮ^-型のドーパントを有
することになる。尚、図７Ａにおけるステップは、ＵＶ
消去型ＥＰＲＯＭセルの製造方法の説明では、省略する
ことができる。

【００２７】図７Ｂで図示されているように、半導体基
板は、ドーパントを活性化するためにアニールされ、そ
してドレイン拡散領域２１３と２１４並びにソース拡散
領域２１５を画定する。また、ドレイン酸化膜２１６、
２１７及びソース酸化膜２１８は、フローティング・ゲ
ート・ポリＳｉの側面に沿って覆う酸化膜が生成され
る。最後に、図７Ｃに示されているように、第２のポリ
Ｓｉ層２１９が被着されるとともにトランジスタを定め
るためにエッチされる。この実施例においては、ＯＮＯ
サンドイッチ２０５は、トンネル酸化膜の厚さの±２０
％以内の厚さであるので、カップリング比が高くて（略
４０％乃至６０％の範囲内、なるべくは約５０％）、ド
レイン及びフイールド素子分離領域上に延在したフロー
ティング・ゲートを使用する必要がない。最後にパッシ
ベイション及びメタリゼイション層（図示されていな
い）が図７Ｃの素子に被着される。このようにして、図
７Ｃに見られるように、第２のタイプによるセル構造
は、第１トランジスタが、埋め込みドレイン拡散領域２
１３と埋め込みソース拡散領域２１５との間に、第２ト
ランジスタが、埋め込みドレイン拡散領域２１４と埋め
込みソース拡散領域２１５との間に形成されている。各
トランジスタは、第１のポリＳｉ層２０４で作られたフ
ローティング・ゲートを有している。フローティング・
ゲートは、各トランジスタのチャネル領域からトンネル
酸化膜２０３によって絶縁され、ワード線・ポリＳｉ層
２１９内のコントロール・ゲートからはＯＮＯ層２０５
によって絶縁されている。ＯＮＯ層２０５は、フラッシ
ュＥＰＲＯＭ動作のための十分に高いカップリング比を
確保するために、トンネル酸化膜２０３の厚さは約±２
０％の範囲内の厚さである。

【００２８】図６Ａ乃至図６Ｄと図７Ａ乃至図７Ｃに図
示されたセル・タイプにおけるＯＮＯ層２０５の厚さ
は、十分に薄いので、フローティング・ゲートの表面面
積は、図４Ａ乃至図４Ｄと図５Ａ乃至図５Ｄに図示され
た第１のタイプのセル構造においてなされたように延長
する必要はない。更に、図７Ｃで図示された構造におい
ては、第１及び第２ドレイン拡散領域２１３、２１４及
びソース拡散領域２１５の総ては、第１のポリＳｉ層２
０４及びＯＮＯ絶縁層２０５によって得られたフローテ
ィング・ゲート構造でセルフ・アラインされている。こ
れは、各トランジスタのチャネル長が実質的に等しいと
いうことを実証するものである。

【００２９】図８は、図４，図５に示されたＥＰＲＯＭ
セルＩＣのサブ・アレーの配置図が示されている。この
配置は、図７Ｃで示されたセルについても、フローティ
ング・ゲートの大きさを除いて実質的に同一であること
は明らかである。図８に見られるように、ＩＣは、サブ
アレーを経て垂直に延在している多数の分離領域３００
乃至３０２を有する。これらの分離領域は、図５Ｄに図
示した厚い酸化膜１０１，１０２に対応する。これらの
フイールド酸化膜３００、３０１は、分離領域を画定さ
れ、これらの間に領域３０３がある。素子分離された領
域内には、図５Ｄの拡散ライン１０５と１０６に対応す
る帯状の第１の埋め込み拡散ライン３０４と第２の埋め
込み拡散ライン３０５がある。帯状の埋め込み拡散ライ
ンの間に、図５Ｄの拡散ライン１１５に対応するソース
拡散ライン３０６が存在する。多数のワード線３０７乃
至３０９は、アレー装置のフローティング・ゲート・ト
ランジスタのコントロール・ゲートを画定する分離領域
を横切っている。フローティング・ゲート（例えば、切
欠部の３１０を見よ）は、トンネル酸化膜とそれぞれの
ワード線との間に半導体基板を覆っている。

【００３０】上部のセレクト・トランジスタは、局所ビ
ット線によって画定された埋め込み拡散ライン３０４、
３０５の各々に結合されている。例えば、切欠された領
域３１１にあるブロック・セレクト・トランジスタは、
延在する埋め込み拡散領域３０４と結合されているドレ
イン３１２と、メタル−拡散コンタクト３１４によって
メタル線（図示されていない）に結合されているソース
３１３を有している。前記メタル線は、サブ・アレーの
上部で分離領域３００と平行して延在する。同様に、第
２の埋め込み拡散ライン３０５は、上部のセレクト・ト
ランジスタのドレイン３１５に結合される。このトラン
ジスタは、メタル−拡散コンタクト３１７に結合され、
そして該コンタクトを介して広域ビット線として作用す
る垂直に延びるメタル線（図示されていない）へ結合さ
れているソース３１６を有する。上部のブロック・セレ
クト・トランジスタのゲートは、アレーを横切って水平
に延在している上部のセレクト・ワード線３１８によっ
て設定される。局所ビット線３０４をメタル−拡散コン
タクト３１４に結合している上部のブロック・セレクト
・トランジスタは、局所ビット線３０５をメタル−拡散
コンタクト３１７に結合しているブロック・セレクト・
トランジスタから、フイールド酸化物領域３１９によっ
て分離されている。このようにして、各列のトランジス
タは、読み及びプログラム動作に対して独立に選択する
ことができる。

【００３１】局所ソース拡散３０６は、埋め込み拡散ソ
ース３２０と埋め込み拡散ドレイン３２１を有する下部
のブロック・セレクト・トランジスタに結合される。埋
め込み拡散ドレインは、アレーを横切ってメタル−拡散
コンタクト３２２へ水平に延在している帯状の埋め込み
拡散層からなるコンダクタである。該メタル−拡散コン
タクトは、順番に、仮想グランド・ボルテージをアレー
に供給するメタル線３２３に結合される。下部のブロッ
ク・セレクト・トランジスタは、ポリＳｉ層のセレクト
線３２４によって制御される。理解されるように、ポリ
Ｓｉ層のセレクト線３２４は、図に描かれたサブアレー
と、図の下にあるサブアレー３２５と共有されている。
サブアレー３２５は、サブアレーを仮想グランド・バス
に接続する埋め込み拡散ドレイン３２１を共有するブロ
ック・セレクト・ソース領域３２６を有している。かく
して、ポリＳｉ層の底部ブロック・セレクト信号は、第
１のサブアレーのソース領域３２０から延長している巾
の広い構造３２４を横切って、第２のサブアレー３２５
内のソース領域３２６へ供給される。このような方法
で、底部ブロック・セレクト信号は局所仮想グランド拡
散３０６がドレイン拡散領域３２１の両側のサブアレー
に対して作用し得るように働く。

【００３２】当然、底部ブロック・セレクト信号が、別
々のブロック・セレクト信号をワード線３２４に必要と
する各々サブアレーに対して、個々に制御されるという
外の具体化が実施され得る。前記実施例では、。また、
下部のブロック・セレクト・トランジスタが、上部のブ
ロック・セレクト・トランジスタに類似した方法で、各
々の埋め込み拡散ラインに対して１個としてあるように
具体化され得る。もう一つ別の具体化では、下部のブロ
ック・セレクト・トランジスタが、多数の局所仮想グラ
ンド・ビット線を制御するメタル−拡散コンタクト３２
２の近くの１個の孤立したトランジスタをもつコンダク
タで置き換えられ得る。素子分離領域例えば、素子分離
領域３０１は周期的に、下部のブロック・セレクト・ソ
ース領域３２０及びドレイン領域３２１を経て延長し、
そして隣接するサブアレーの下部のブロック・セレクト
・トランジスタを分離する。理解され得るように、仮想
グランド・メタル・バス３２３は図の向こう側に垂直に
延びる。該バス３２３はメタル−拡散コンタクト３２２
で下部のブロック・セレクト・トランジスタに結合され
る。

【００３３】素子分離領域３０１は、サブアレーをフイ
ールド酸化物３０１の両方の側に、下部のブロック・セ
レクト・トランジスタを分離することによって分ける。
図６に示されるように、かくしてサブアレーは、一般に
領域３５４内の下部のブロック・セレクト・トランジス
タを共有している４個（例として）の列のトランジスタ
３５０、３５１、３５２、３５３を有する。好ましいシ
ステムは、サブアレーにつき１６列のトランジスタ（２
個トランジスタ・セルをもつた８ブロック）を有し得
る。拡散領域３０４、３０５によって形成されたトラン
ジスタは、かくして、列３５０及び３５１内のトランジ
スタから別れたサブアレーに存在することとなる。仮想
グランド・メタル線３２３の右側にあるトランジスタ
は、又分離したサブアレーに存在することになる。分け
合われた下部のブロック・セレクト・トランジスタは、
ライン３２４に印加されるブロック信号によって制御さ
れるので、４個のサブアレー（メタル３２４の両側に２
個）は、ライン３２４の信号に応ずる仮想グランド・バ
ス３２３に結合された、それらのソース拡散領域、例え
ば、３５９を有する。このことは、一度に４個のサブア
レーに対するセクター消去に帰着する。

【００３４】本発明では、フラッシュＥＰＲＯＭアレー
のＮチャネルについて説明したが、Ｐチャネルについて
も、容易に実現され得ることは、明らかである。又、本
発明で開示した実施例及びその説明は、本発明を説明す
る為のものであって、本発明の主旨を全て開示したもの
ではない。従って、本発明を開示した実施例に限定する
ものではなく、斯かる実施例は、本発明の原理及びその
実用的な応用をもっとも良く説明するために選択したも
のであって、数多くのモディフィケイション及びバリエ
ーションは、技術に熟達した経験者によってなし得るこ
とは明らかである。

【００３５】

【発明の効果】上述の如く、本発明の不揮発性メモリ・
セル、アレー装置は、新規なフローティング・ゲート・
トランジスタからなるフラッシュＥＰＲＯＭセルとその
アレー装置及びそのメモリ回路が提供できるものであ
り、その主な特徴は、以下の通りである。１．２本の隣接する局所ドレイン・ビット線が、１本
のソース・ビット線を共用し、１本のメタル・ソース・
ビット線がセルの総てのサブ・アレーと平行に形成され
たもので、コンタクトレス構造によって非常に緻密な不
揮発性メモリのコア・アレーが得られる効果を奏するも
のである。２．セクター消去は、本発明によるフローティング・
ゲート・トランジスタによって構成された区分け可能な
アレー装置を用いることで、実現できる利点が在る。３．本発明の新規なフローティング・ゲート・トラン
ジスタを用いた不揮発性メモリ・セルによって高度な動
作と高い信頼性をもったフラッシュ・メモリ・アレー、
及びメモリ回路が得られる利点がある。

【００３６】更に、本発明の不揮発性メモリ・セル、ア
レー装置は、フラッシュＥＰＲＯＭセルを提供できると
ともに、この装置は、種々のメモリ回路のアレーに適応
させることができる。かくして、メモリ・アレー内の蓄
積セルは、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＵＶ消去Ｅ
ＰＲＯＭ、又は他のＥＰＲＯＭを適用し得ることは明ら
かである。更に、本願で開示されたフラッシュＥＰＲＯ
Ｍは、ソース消去動作の目的のためにものであり、もし
望むならば、チャネル消去動作に適応できることは言う
までもない。

【図面の簡単な説明】

【図１】本発明に係る不揮発性メモリ・セルを説明する
為の回路図である。

【図２】本発明に係る不揮発性メモリ・セルによるアレ
ー装置の概要を示すもので、２個のサブアレーで図示さ
れた回路図である。

【図３】本発明に係る不揮発性メモリ・セルによる半導
体集積回路の一実施例を示すブロック図である。

【図４】（Ａ）乃至（Ｄ）は、不揮発性メモリ・セルの
一実施例の製造方法を図示するもので、本発明に係る不
揮発性メモリ・セルによるアレー装置のワード線に沿っ
た断面図である。

【図５】（Ａ）乃至（Ｄ）は、図４の（Ａ）乃至（Ｄ）
に続く、不揮発性メモリ・セルの製造方法を図示する断
面図である。

【図６】（Ａ）乃至（Ｄ）は、不揮発性メモリ・セルの
他の実施例の製造方法を図示するもので、本発明に係る
不揮発性メモリ・セルによるアレー装置のワード線に沿
った断面図である。

【図７】（Ａ）乃至（Ｃ）は、図６の（Ａ）乃至（Ｄ）
に続く、不揮発性メモリ・セルの製造方法を図示する断
面図である。

【図８】図４（Ａ）乃至（Ｄ），図５（Ａ）乃至（Ｄ）
の製造方法によって得られる不揮発性メモリ・セルによ
るアレー装置の平面図である。

【符号の説明】

１０第１の局所ビット線１１第２の局所ビット線１２局所仮想グランド線１３、１５第１列のトランジスタ１４、１６第２列のトランジスタ１７第１の広域ビット線１８第２の広域ビット線１９、２１上部ブロック・セレクト・トランジス
タ２０、２２メタル−拡散コンタクト２３、２６ライン２４、２９コンダクタ２５下部ブロック・セレクト・トランジス
タ２７、２８列セレクト・トランジスタＷＬ₀〜ＷＬ_N ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/04 16/06 Ｈ０１Ｌ 27/115 6741−5ＬＧ１１Ｃ 17/00 ５３０Ｂ 7210−4ＭＨ０１Ｌ 27/10 ４３４ (72)発明者林天楽アメリカ合衆国カリフォルニア 95104、サンタクララ、カパーチノ、マデラドライヴ 10501 (72)発明者陳領アメリカ合衆国カリフォルニア 94087、サンタクララ、サニイヴェール、マーチンアヴェニュ 1640

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、該半導体基板に第１方向に延在する第２導電型のコンタ
クトレス・ドレイン拡散領域と、該半導体基板に第１方向に延在し、ソース及びドレイン
拡散領域の間にチャネル領域を形成すべく該ドレイン拡
散領域から離間した位置に傾斜状のチャネル接合を与え
るドーパントの分布を有する第２導電型のコンタクトレ
ス・ソース拡散領域と、前記チャネル領域、ソース及びドレイン拡散領域の形成
された該半導体基板の主表面に形成された第１の絶縁層
と、該チャネル領域に形成された第１の絶縁層を覆っている
多数のフローティング・ゲート電極と、前記多数のフローティング・ゲート電極の主表面に形成
された第２の絶縁層と、そしてそれぞれのフローティング・ゲート電極を上部の第２の
絶縁層を覆う、前記ソース及びドレイン拡散領域を横切
る第２方向に延在する多数のコントロール・ゲート電極
とからなるなることを特徴とするフローティング・ゲー
ト・トランジスタ・アレー。
【請求項２】前記第１の絶縁層と接触し、該ドレイン
拡散領域に隣接するとともに、第１方向に延在し、前記
ドレイン拡散領域を該半導体基板の他の構成物から分離
する比較的厚い絶縁領域を含むことを特徴とする特許請
求の範囲第１項記載のフローティング・ゲート・トラン
ジスタ・アレー。
【請求項３】前記厚い絶縁領域が、ドレイン拡散領域
と該半導体基板内の他の構成物との間の寄生チャネルを
予防するために該半導体基板の中へ十分な深さまで延在
することを特徴とする特許請求の範囲第２項記載のフロ
ーティング・ゲート・トランジスタ・アレー。
【請求項４】前記ソース拡散領域が、傾斜状のチャネ
ル接合を形成するために砒素でドープされた比較的に浅
い領域と、燐でドープされた比較的に深い領域を含んで
いることを特徴とする特許請求の範囲第１項記載のフロ
ーティング・ゲート・トランジスタ・アレー。
【請求項５】前記フローティング・ゲート・トランジ
スタが、容量性カップリング比を有し、チャネル領域、
ドレイン拡散領域、及び比較的に厚い絶縁領域を覆った
コントロール・ゲート電極の下側に延在したフローティ
ング・ゲート電極によって、容量性カップリング比を増
加させるたことを特徴とする特許請求の範囲第１項記載
のフローティング・ゲート・トランジスタ・アレー。
【請求項６】前記フローティング・ゲート・トランジ
スタが、容量性カップリング比を有し、前記第１絶縁層
がＦ−Ｎトンネルのためにチャネル領域を覆って第１の
厚さを有し、前記第２絶縁層がカップリング比が約４０
％乃至５０％の範囲内であるようにフローティング・ゲ
ート電極を覆う第２の厚さを有することを特徴とする特
許請求の範囲第１項記載のフローティング・ゲート・ト
ランジスタ・アレー。
【請求項７】前記第１の厚さが、約１２０オングスト
ロ−ム以下で、前記第２の厚さが第１の厚さの±２０％
の範囲内にあることを特徴とする特許請求の範囲第６項
記載のフローティング・ゲート・トランジスタ・アレ
ー。
【請求項８】前記フローティング・ゲート電極が、チ
ャネル領域上のチャネル表面領域を保持している第１の
絶縁層に隣接した第１の主表面と、実質的にチャネル表
面領域に等しいコントロール電極下部のコントロール表
面領域を保持している第２の絶縁層に隣接する第２の主
表面とを有することを特徴とする特許請求の範囲第６項
記載のフローティング・ゲート・トランジスタ・アレ
ー。
【請求項９】ビット線コンダクタと、該ドレイン拡散領域に結合された第１チャネル・ターミ
ナル、ビット線コンダクタに結合された第２チャネル・
ターミナル、及びブロック・セレクト信号が供給される
ゲート電極を有しているブロック・セレクト・トランジ
スタと、該ソース拡散領域に結合され、ソース拡散領域へソース
・ポテンシャルを与えるための手段、ビット線・コンダクタに結合され、選択的にビット線コ
ンダクタとし得る列セレクト手段、とを含んでいることを特徴とする特許請求の範囲第１項
記載のフローティング・ゲート・トランジスタ・アレ
ー。
【請求項１０】第１導電型の半導体基板と、該半導体基板の主表面に第１方向に延在する第１のドレ
イン拡散領域と、該半導体基板の主表面に第１方向に延在し、ソースと第
１のドレイン拡散領域との間に第１のチャネル領域を形
成すべく該第１のドレイン拡散領域から離間して形成さ
れたソース拡散領域と、該半導体基板の主表面に第１方向に延在し、ソースと第
２のドレイン拡散領域との間に第２のチャネル領域を形
成すべく該ソース拡散領域から離間した第２のドレイン
拡散領域と、前記第１と第２のチャネル領域、該ソース拡散領域、及
び前記第１と第２のドレイン拡散領域を形成した該半導
体基板主表面を覆う第１の絶縁層と、第１のチャネル領域を覆う第１の絶縁層上部の第１の多
数のフローティング・ゲート電極と、該第２のチャネル領域を覆う第１の絶縁層上部の第２の
多数の第２のフローティング・ゲート電極と、前記第１と第２の多数のフローティング・ゲート電極を
覆う第２の絶縁層、ソースと、第１と第２のドレイン拡散領域とを横切って
第２の方向に延在するとともに、第１と第２の多数のコ
ントロール・ゲート電極を覆う第２の絶縁層上に、共有
されたソース拡散領域をもつ多数のフローティング・ゲ
ート・トランジスタ対を形成することによる複数のコン
トロール・ゲート・コンダクタ、とからなることを特徴とするフローティング・ゲート・
トランジスタ・アレー。
【請求項１１】第１と第２のビット線コンダクタと、第１のドレイン拡散領域に結合された第１のチャネル・
ターミナル、第１のビット線・コンダクタに結合された
第２のチャネル・ターミナル、そしてブロック・セレク
ト信号に結合されるゲート電極を有している第１ブロッ
ク・セレクト・トランジスタと、第２のドレイン拡散領域に結合された第１のチャネル・
ターミナル、第２のビット線コンダクタに結合された第
２のチャネル・ターミナル、そしてブロック・セレクト
信号に結合されたゲート電極を有している第２ブロック
・セレクト・トランジスタと、ソース拡散領域に結合された、ソース拡散領域へソース
・ポテンシャルを供給することのための手段、そして第
１及び第２ビット線コンダクタに結合されて、選択的に
第１及び第２ビット線コンダクタとし得るための列セレ
クト手段とを含んでいることを特徴とする特許請求の範
囲第１０項記載のフローティング・ゲート・トランジス
タ・アレー。
【請求項１２】第１及び第２ドレイン拡散領域が、コ
ンタクトレスであることを特徴とする特許請求の範囲第
１０項記載のフローティング・ゲート・トランジスタ・
アレー。
【請求項１３】第１及び第２のビット線コンダクタ
が、第１方向に延在しているとともに、多数のコントロ
ール・ゲート・コンダクタから絶縁されていることを特
徴とする特許請求の範囲第１０項記載のフローティング
・ゲート・トランジスタ・アレー。
【請求項１４】第１及び第２のビット線コンダクタ
が、第１及び第２の厚い絶縁領域の間の絶縁領域に存在
することを特徴とする特許請求の範囲第１３項記載のフ
ローティング・ゲート・トランジスタ・アレー。
【請求項１５】ソース拡散領域が、傾斜状のチャネル
接合を与えるドーパントの分布を有していることを特徴
とする特許請求の範囲第１０項記載のフローティング・
ゲート・トランジスタ・アレー。
【請求項１６】ソース拡散領域が、砒素でドープされ
た比較的浅い領域、及び燐でドープされた比較的深い領
域を、傾斜状のチャネル接合を形成するために含んでい
ることを特徴とする特許請求の範囲第１５項記載のフロ
ーティング・ゲート・トランジスタ・アレー。
【請求項１７】アレー内のフローティング・ゲート・
トランジスタが、容量性カップリング比を有し、そして
フローティング・ゲート電極が、チャネル領域、ドレイ
ン拡散領域、及び比較的に厚い絶縁領域の一部を覆うコ
ントロール・ゲート電極の下側に、容量性カップリング
比を増加させるために延在していることを特徴とする特
許請求の範囲第１０項記載のフローティング・ゲート・
トランジスタ・アレー。
【請求項１８】アレー内のフローティング・ゲート・
トランジスタが、容量性カップリング比を有し、第１絶
縁層がＦ−Ｎトンネルのためにチャネル領域を覆う第１
の厚さをもち、且つ、第２絶縁層がカップリング比が約
４０％より大きくなるようにフローティング・ゲート電
極の上部で第２の厚さをもっていることを特徴とする特
許請求の範囲第１０項記載のフローティング・ゲート・
トランジスタ・アレー。
【請求項１９】第１の厚さが、約１２０オングストロ
−ム以下で、且つ、第２の厚さが第１の厚さのプラス又
はマイナス２０％の範囲内にあることを特徴とする特許
請求の範囲第１８項記載のフローティング・ゲート・ト
ランジスタ・アレー。
【請求項２０】フローティング・ゲート電極が、チャ
ネル領域の上部でチャネル表面領域を保持している第１
の絶縁層に隣接した第１の主表面と、実質的にはチャネ
ル表面領域に等しい、コントロール電極の下部でコント
ロール表面領域を保持している第２の絶縁層に隣接した
第２の主表面を有していることを特徴とする特許請求の
範囲第１８項記載のフローティング・ゲート・トランジ
スタ・アレー。
【請求項２１】第１導電型の半導体基板と、該半導体基板に形成された第１の比較的に厚い絶縁領域
と、該半導体基板に分離領域を形成するために第１絶縁領域
から離間して形成された第２の比較的に厚い絶縁領域
と、第１方向に延在し、該分離領域の第１のチャネル・ター
ミナル拡散領域と、第１方向に延在し、第１と第２のチャネル・ターミナル
拡散領域の間の第１のチャネル領域を与えるために、第
１のチャネル・ターミナル拡散領域から離間して該分離
領域内に設けられた第２のチャネル・ターミナル拡散領
域と第１方向に延在し、第２及び第３のチャネル・ター
ミナル拡散領域の間に第２のチャネル領域を与えるため
に、第２の拡散領域から離間して該分離領域内に設けら
れた第３のチャネル・ターミナル拡散領域と該半導体基
板を覆って、第１と第２のチャネル領域と、第１乃至第
３のチャネル・ターミナル拡散領域を覆う第１の絶縁層
と、第１の絶縁層を覆って、第１のチャネル領域を覆う第１
の多数のフローティング・ゲート電極と、第２の絶縁層を覆って、第２のチャネル領域を覆う第２
の多数のフローティング・ゲート電極と、第１及び第２の多数のフローティング・ゲート電極を覆
う第２の絶縁層と、共有された第２チャネル・ターミナル拡散領域をもつ該
分離領域に多数のフローティング・ゲート・トランジス
タ対を形成することによって、第１及び第２の厚い絶縁
領域と第１の多数中の或るフローティング・ゲート電極
及び第２の多数中の或るフローティング・ゲート電極を
覆い、第１乃至第３のチャネル・ターミナル拡散領域の
それぞれを横切って第２方向に延在し、第２の絶縁層を
覆う複数のコントロール・ゲート・コンダクタとからな
ることを特徴とするフローティング・ゲート・トランジ
スタ・アレー。
【請求項２２】第１と第２のビット線コンダクタと、第１のチャネル・ターミナル拡散領域に結合された第１
のチャネル・ターミナル、第１のビット線コンダクタに
結合された第２のチャネル・ターミナル、そしてブロッ
ク・セレクト信号に結合されたゲート電極を有している
第１ブロック・セレクト・トランジスタと、第３のチャネル・ターミナル拡散領域に結合された第１
のチャネル・ターミナル、第２のビット線コンダクタに
結合された第２のチャネル・ターミナル、そしてブロッ
ク・セレクト信号に結合されたゲート電極を有している
第２ブロック・セレクト・トランジスタと、第２拡散領域に結合され、第２チャネル・ターミナル拡
散領域へソース・ポテンシャルを供給することのための
手段、そして第１及び第２のビット線コンダクタに結合
され、選択的に第１及び第２のビット線コンダクタとし
得る列セレクト手段、とを含むことを特徴とするフローティング・ゲート・ト
ランジスタ・アレー。
【請求項２３】第１と第２のビット線コンダクタが、
第１方向に延在するとともに、多数のコントロール・ゲ
ート・コンダクタから絶縁されていることを特徴とする
特許請求の範囲第２２項記載のフローティング・ゲート
・トランジスタ・アレー。
【請求項２４】第１と第２のビット線コンダクタが、
第１と第２の厚い絶縁領域の間の分離領域を覆って存在
することを特徴とする特許請求の範囲第２３項記載のフ
ローティング・ゲート・トランジスタ・アレー。
【請求項２５】第１と第２のドレイン拡散領域が、コ
ンタクトレスであることを特徴とする特許請求の範囲第
２１項記載のフローティング・ゲート・トランジスタ・
アレー。
【請求項２６】ソース拡散領域が、傾斜状のチャネル
接合を与えるドーパントの分布を有していることを特徴
とする特許請求の範囲第２１項記載のフローティング・
ゲート・トランジスタ・アレー。
【請求項２７】ソース拡散領域が、傾斜状のチャネル
接合を形成するために、砒素がドープされた比較的浅い
領域と燐がドープされた比較的深い領域とを含んでいる
ことを特徴とする特許請求の範囲第２６項記載のフロー
ティング・ゲート・トランジスタ・アレー。
【請求項２８】アレー内のフローティング・ゲート・
トランジスタが、容量性カップリング比を有し、且つ、
フローティング・ゲート電極がチャネル領域、ドレイン
拡散領域、及び比較的に厚い絶縁領域の一部を覆うコン
トロール・ゲート電極の下側に延在するようにして、容
量性カップリング比を増加させるために延びていること
を特徴とする特許請求の範囲第２１項記載のフローティ
ング・ゲート・トランジスタ・アレー。
【請求項２９】アレー内のフローティング・ゲート・
トランジスタが、容量性カップリング比を有し、且つ、
第１絶縁層がＦ−Ｎトンネルのためにチャネル領域を覆
う第１の厚さをもち、第２絶縁層がカップリング比が約
４０％乃至６０％の範囲内にあるようにフローティング
・ゲート電極の上部で第２の厚さをもっていることを特
徴とする特許請求の範囲第２１項記載のフローティング
・ゲート・トランジスタ・アレー。
【請求項３０】第１の厚さが、約１２０オングストロ
−ム以下で、且つ、第２の厚さが第１の厚さの±約２０
％の範囲内にあることを特徴とする特許請求の範囲第２
９項記載のフローティング・ゲート・トランジスタ・ア
レー。
【請求項３１】フローティング・ゲート電極が、チャ
ネル領域を覆うチャネル表面領域を保持している第１の
絶縁層に隣接した第１の主表面と、実質的にチャネル表
面領域に等しいコントロール電極の下部のコントロール
表面領域を保持している第２の絶縁層に隣接した第２の
主表面とを有していることを特徴とする特許請求の範囲
第２９項記載のフローティング・ゲート・トランジスタ
・アレー。
【請求項３２】第１導電型の半導体基板と、該半導体基板に多数の分離領域を与えるための、該半導
体基板に離間を与える比較的厚い多数の絶縁領域と、第１方向に延在し、それぞれの分離領域内の多数の第１
のドレイン拡散領域と、それぞれの分離された領域内に、第１方向に延在し、各
々が、それぞれの分離された領域内におけるソースと第
１のドレイン拡散領域の間に第１のチャネル領域を与え
るために、第１のドレイン拡散領域から離間して設けら
れた多数のソース拡散領域と、それぞれの分離された領域内に、第１方向に延在し、そ
れぞれの分離された領域内におけるソース及び第２のド
レイン拡散領域の間に第２のチャネル領域を与えるため
に、ソース拡散領域から離間して設けられた多数の第２
のドレイン拡散領域と、それぞれの分離された領域内における第１及び第２のチ
ャネル領域の上部の該半導体基板、ソース拡散領域、並
び第１と第２ドレイン拡散領域を覆う第１の絶縁層と、多数の分離された領域内における第１のチャネル領域の
上部で、第１の絶縁層を覆う第１の多数のフローティン
グ・ゲート電極と、多数の分離された領域内における第２のチャネル領域の
上部で、第１の絶縁層を覆う第２の多数のフローティン
グ・ゲート電極と、第１と第２の多数のフローティング・ゲート電極を覆う
第２の絶縁層、そして第２の絶縁層を覆う、各々が第１
の多数中の或るフローティング・ゲート電極並び第２の
多数中の或るフローティング・ゲート電極の上部の多数
の厚い絶縁領域、ソース、並び第１と第２ドレイン拡散
領域を横切って第２方向に延在し、それによってそれぞ
れの分離された領域内に、共有されたソース拡散領域を
もつ多数のフローティング・ゲート・トランジスタ対を
形成する多数のコントロール・ゲート・コンダクタ、とからなることを特徴とするフローティング・ゲート・
トランジスタ・アレー。
【請求項３３】それぞれの分離領域と組み合わされた
多数の第１と第２のビット線コンダクタ対と、それぞれの分離領域内の第１のドレイン拡散領域に結合
された第１のチャネル・ターミナル、それぞれの分離領
域と対で組み合わされた一対の第１のビット線コンダク
タに結合された第２のチャネル・ターミナル、及びブロ
ック・セレクト信号に結合されたゲート電極をそれぞれ
有している多数の第１ブロック・セレクト・トランジス
タと、それぞれの分離された領域内の第２のドレイン拡散領域
に結合された第１のチャンネル・ターミナル、それぞれ
の分離領域と対で組み合わされた第２のビット線コンダ
クタに結合された第２のチャンネル・ターミナル、ブロ
ック・セレクタ信号に結合されたゲート電極を有してい
る第２のブロック・セレクト・トランジスタからなる多
数の第２のブロック・セレクト・トランジスタと、多数のソース拡散領域に結合された、多数のソース拡散
領域へソース・ポテンシャルを供給することのための手
段、そして多数の第１及び第２ビット線コンダクタ対に
結合されて、選択的にビット線コンダクタとし得る列セ
レクト手段とを含んでいることを特徴とする特許請求の
範囲第３２項記載のフローティング・ゲート・トランジ
スタ・アレー。
【請求項３４】多数の第１及び第２のビット線コンダ
クタ対が、第１方向に延在するとともに、多数のワード
線コンダクタから絶縁されていることを特徴とする特許
請求の範囲第３２項記載のフローティング・ゲート・ト
ランジスタ・アレー。
【請求項３５】第１及び第２のビット線コンダクタ対
が、厚い絶縁領域の間のそれぞれの分離された領域上に
存在することを特徴とする特許請求の範囲第３４項記載
のフローティング・ゲート・トランジスタ・アレー。
【請求項３６】ビット線コンダクタ、ワード線コンダ
クタ及びソース拡散領域の電圧ポテンシャルの制御、消
去及び読み取りのモードをプログラムするブロック・セ
レクト信号を供給するための、多数のビット線コンダク
タ、ワード線コンダクタ、及びソース・ポテンシャルを
供給するための手段と結合された手段からなることを特
徴とする特許請求の範囲第３２項記載のフローティング
・ゲート・トランジスタ・アレー。
【請求項３７】ソース・ポテンシャルを供給する手段
が、多数のソース拡散領域に結合された第１のチャンネ
ル・ターミナルと、ソース・ポテンシャル・コンダクタ
に結合された第２のチャンネル・ターミナルと、ブロッ
ク・セレクト信号を受けるために結合されたゲート電極
とを備えたソース・ブロック・セレクト・トランジスタ
からなることを特徴とする特許請求の範囲第３２項記載
のフローティング・ゲート・トランジスタ・アレー。
【請求項３８】ソース・ポテンシャル・コンダクタ
が、本質上多数のビット線コンダクタに平行であること
を特徴とする特許請求の範囲第３７項記載のフローティ
ング・ゲート・トランジスタ・アレー。
【請求項３９】多数の第１と第２ドレイン拡散領域
が、コンタクトレスであることを特徴とする特許請求の
範囲第３２項記載のフローティング・ゲート・トランジ
スタ・アレー。
【請求項４０】多数のソース拡散領域が、傾斜状のチ
ャネル接合を与えるドーパントの分布を有していること
を特徴とする特許請求の範囲第３２項記載のフローティ
ング・ゲート・トランジスタ・アレー。
【請求項４１】多数のソース拡散領域におけるドーパ
ントの分布が、砒素及び燐でドープされた比較的浅い領
域、及び燐でドープされた比較的深い領域を、傾斜状の
チャネル接合を形成するために含んでいる、請求項４０
のアレー。
【請求項４２】アレー内のフローティング・ゲート・
トランジスタが、容量性カップリング比を有し、そして
フローティング・ゲート電極がチャネル領域、ドレイン
拡散領域、及び比較的に厚い絶縁領域の一部を覆って、
コントロール・ゲート電極の下側に、容量性カップリン
グ比を増加させるために延在していることを特徴とする
特許請求の範囲第３２項記載のフローティング・ゲート
・トランジスタ・アレー。
【請求項４３】アレー内のフローティング・ゲート・
トランジスタが、容量性カップリング比を有し、第１絶
縁層がＦ−Ｎトンネルのためにチャネル領域を覆い第１
の厚さをもち、また第２絶縁層がカップリング比が約４
０％乃至約６０％の範囲内あるようにフローティング・
ゲート電極を覆い第２の厚さをもっていることを特徴と
する特許請求の範囲第３２項記載のフローティング・ゲ
ート・トランジスタ・アレー。
【請求項４４】第１の厚さが、約１２０オングストロ
−ム以下で、第２の厚さが第１の厚さの±２０％の範囲
内にあることを特徴とする特許請求の範囲第４３項記載
のフローティング・ゲート・トランジスタ・アレー。
【請求項４５】フローティング・ゲート電極が、チャ
ネル領域を覆いチャネル表面領域を保持している第１の
絶縁層に隣接した第１の主表面と、実質的にチャネル表
面面積に等しい、コントロール電極を覆うコントロール
表面領域を保持している第２の絶縁層に隣接した第２の
主表面と有していることを特徴とする特許請求の範囲第
４５項記載のフローティング・ゲート・トランジスタ・
アレー。
【請求項４６】それぞれ第１ターミナル、第２ターミ
ナル及びコントロール・ターミナルを保有する列内の蓄
積セルからなるＮ列，Ｍ行の蓄積セルを有するＫ個のサ
ブアレーと、それぞれの行における蓄積セルのコントロール・ターミ
ナルに結合された多数のワード線と、蓄積セルの各々の列に１個が対応するＮ個の広域ビット
線と、それぞれのサブアレーの内部の、それぞれの列における
Ｍ個の蓄積セルの第１ターミナルに各々が結合された多
数の局所ビット線と、第１のサブアレー・セレクト信号に応じて対応する広域
ビット線へ蓄積セルのサブアレーに局所ビット線と選択
的に結合するための手段と、それぞれのサブアレーの内部の、一つの隣接した柱列に
おけるＭ個の蓄積セル及び別の隣接した柱列におけるＭ
個の蓄積セルの第２ターミナルに各々が結合された、多
数の局所仮想グランド線と、それぞれ隣接する列のＭ蓄積セルの第２のターミナル
と、それぞれのサブアレーの中の他の隣接する列のＭ蓄
積セルに結合された多数の局所仮想クランド線と、仮想グランド・ターミナルを持つ蓄積セルのサブアレー
における局所仮想グランド線に接続するための手段、そ
して蓄積セルのＮ列へ選択的にアクセスし得るための広
域ビット線と結合された列セレクト手段を含むことを特
徴とするメモリー回路。
【請求項４７】多数の仮想グランド・ターミナルと、多数の仮想グランド・ターミナルに結合され、サブアレ
ーと接続された仮想グランド・ターミナルへ選択的にア
クセスし得るための仮想グランド・セレクト手段とを含
むことを特徴とする特許請求の範囲第４６項記載のメモ
リ回路。
【請求項４８】蓄積セルのサブアレーにおける局所仮
想グランド線を仮想グランド・ターミナルに結合するた
めの手段が、少なくとも１個の局所仮想グランド線に結
合された第１ターミナルと仮想グランド・ターミナルに
結合された第２ターミナルを有するサブアレー・セレク
ト・トランジスタ、及び第２サブアレー・セレクト信号
に結合されたコントロール・ターミナルからなることを
特徴とする特許請求の範囲第４６項記載のメモリ回路。
【請求項４９】仮想グランド・ターミナル、広域ビッ
ト線、サブアレー・セレクト信号及び蓄積セルに読み取
り及び消去モードをプログラムするためにワード線を制
御するための手段を包含していることを特徴とする特許
請求の範囲第４６項記載のメモリ回路。
【請求項５０】消去モードが、ソース消去サイクルか
らなることを特徴とする特許請求の範囲第４９項記載の
メモリ回路。
【請求項５１】消去モードが、チャネル消去サイクル
からなることを特徴とする特許請求の範囲第４９項記載
のメモリ回路。
【請求項５２】消去モードが、ＵＶ消去サイクルから
なることを特徴とする特許請求の範囲第４９項記載のメ
モリ回路。
【請求項５３】蓄積セルが、フラッシュＥＰＲＯＭセ
ルからなることを特徴とする特許請求の範囲第４６項記
載のメモリ回路。
【請求項５４】蓄積セルが、フローティング・ゲート
・トランジスタからなることを特徴とする特許請求の範
囲第４６項記載のメモリ回路。
【請求項５５】局所ビット線及び局所仮想グランド線
が、拡散領域からなることを特徴とする特許請求の範囲
第４６項記載のメモリ回路。
【請求項５６】多数の余分の蓄積セルと、ワード線信号、列セレクト信号及びサブアレー・セレク
ト信号を供給するためのデコーダ、そして蓄積セルのＮ
列の内部にある蓄積セルを、余分の蓄積セルと置き換え
るためのデコーダと結合されたプログラム可能な手段と
を含んでいることを特徴とする特許請求の範囲第５４項
記載のメモリ回路。
【請求項５７】第１方向に延在された多数のドレイン
拡散領域を定めることと、ドレイン拡散領域をドープすることと、少なくとも、ドレイン拡散領域に隣接した領域における
半導体基板の主表面に第１の絶縁性材料を設けること
と、少なくとも、ドレイン拡散領域に隣接した領域における
第１の絶縁性物質を覆うフローティング・ゲート導電性
物質を設けることと、フローティング・ゲート導電性物質を覆うコントロール
・ゲート絶縁性材料を設けることと、半導体基板のフローティング・ゲート導電性物質によ
る、フローティング・ゲート導電性物質でアラインし
て、延在したソース拡散領域を露出することと、ソース拡散領域をドープすることと、ソース拡散領域と露出された何かのフローティング・ゲ
ート導電性物質を覆う絶縁層を設けること、そしてコン
トロール・ゲート絶縁性物質とフローティング・ゲート
導電性物質を覆う、多数の導電性材料の行を形成するこ
ととからなることを特徴とするコンタクトレス・フロー
ティング・ゲート・メモリ・アレー装置の製造方法。
【請求項５８】多数の伸長したソース拡散領域を露出
させるステップが、ソース拡散領域の一つの側部を定め
る第１のサイド及びフローティング・ゲート領域の巾を
定めるため第１のサイドから間をとって設けられた第２
のサイドを有する伸長したフローティング・ゲート領域
を定め、かつフローティング・ゲート領域が、少なくと
も隣接したドレイン拡散領域の一部の上に存在するよう
に、フローティング・ゲート導電性材料をエッチするこ
とを含んでいることを特徴とする特許請求の範囲第５７
項記載のコンタクトレス・フローティング・ゲート・メ
モリ・アレー装置の製造方法。
【請求項５９】フローティング・ゲート領域の第２の
サイドが、隣接したドレイン拡散領域の上に存在するよ
うに定められる、請求項５８の方法。
【請求項６０】第１の絶縁性物質が、二酸化珪素から
なることを特徴とする特許請求の範囲第５７項記載のコ
ンタクトレス・フローティング・ゲート・メモリ・アレ
ー装置の製造方法。
【請求項６１】コントロール・ゲート絶縁性材料が、
ＯＮＯからなることを特徴とする特許請求の範囲第６０
項記載のコンタクトレス・フローティング・ゲート・メ
モリ・アレー装置の製造方法。
【請求項６２】第１の絶縁性物質が、約１２０オング
ストロ−ム以下のフローティング・ゲート材料に達しな
い厚さを有する二酸化珪素からなることを特徴とする特
許請求の範囲第５７項記載のコンタクトレス・フローテ
ィング・ゲート・メモリ・アレー装置の製造方法。
【請求項６３】第１の絶縁性物質が、フローティング
・ゲート導電性物質に達しない厚さを有する二酸化珪素
から、コントロール・ゲート絶縁性物質が、実質的にト
ンネル絶縁性物質の厚さより大きい厚さをもったＯＮＯ
からなることを特徴とする特許請求の範囲第５７項記載
のコンタクトレス・フローティング・ゲート・メモリ・
アレー装置の製造方法。
【請求項６４】ソース拡散領域をドープするステップ
が、傾斜状接合を有するようドーパントの分布を設定す
ること特徴とする特許請求の範囲第５７項記載のコンタ
クトレス・フローティング・ゲート・メモリ・アレー装
置の製造方法。
【請求項６５】半導体基板主表面に、第１方向に延在
された多数の絶縁領域を形成することと、第１方向に延
在され、離間して設けられた多数の絶縁領域を形成する
こと、少なくとも、多数の分離領域における個々の分離された
領域内部に１個のドレイン拡散領域をもつ、第１の方向
に延在された多数のドレイン拡散領域を画定すること
と、ドレイン拡散領域をドープすることと、少なくとも、ドレイン拡散領域に隣接した領域に該半導
体基板上に第１の絶縁性物質を設けることと、少なくとも、ドレイン拡散領域に隣接した領域に第１の
絶縁性材料を覆うフローティング・ゲート導電性物質を
設けることと、フローティング・ゲート導電性物質を覆うコントロール
・ゲート絶縁性物質を設けることと、該半導体基板に延在したソース拡散領域を、フローティ
ング・ゲート導電性物質でアラインして、露出すること
と、ソース拡散領域をドープすることと、ソース拡散領域と何かの露出されたフローティング・ゲ
ート導電性物質を覆う絶縁層を設けること、そしてコン
トロール・ゲート絶縁性材料及びフローティング・ゲー
ト導電性物質を覆う多数の導電性物質の行を形成するこ
ととからなることを特徴とするフローティング・ゲート
・メモリ・アレーの製造方法。
【請求項６６】多数のドレイン拡散領域を定めるステ
ップが、個々のドレイン拡散領域の一端をそれぞれの絶
縁領域とアラインすることからなることを特徴とする特
許請求の範囲第６５項記載のフローティング・ゲート・
メモリ・アレーの製造方法。
【請求項６７】多数のドレイン拡散領域を定めるステ
ップが、個々の分離領域における２個のドレイン拡散領
域と２個のフローティング・ゲート導電性物質の領域を
定めることからなるなることを特徴とする特許請求の範
囲第６５項記載のフローティング・ゲート・メモリ・ア
レーの製造方法。
【請求項６８】多数のドレイン拡散領域を定めるステ
ップが、個々の分離領域における第１のドレイン拡散領
域の一端を、第１の絶縁領域とアラインし、前記分離さ
れた領域内部の第２のドレイン拡散領域の反対する一端
を、第２の絶縁領域とアラインすることからなることを
特徴とする特許請求の範囲第６７項記載のフローティン
グ・ゲート・メモリ・アレーの製造方法。
【請求項６９】多数の伸長したソース拡散領域を露出
させるステップが、ソース拡散領域の一つの側部を定め
る第１のサイド及びフローティング・ゲート領域の巾を
定めるため第１のサイドから間をとって設けられた第２
のサイドを有する伸長したフローティング・ゲート領域
を定め、かつフローティング・ゲート領域が、少なくと
も隣接したドレイン拡散領域の一部の上に存在するよう
に、フローティング・ゲート導電性材料をエッチするこ
とを含んでいることを特徴とする特許請求の範囲第６５
項記載のフローティング・ゲート・メモリ・アレーの製
造方法。
【請求項７０】フローティング・ゲート領域の第２の
サイドが、フローティング・ゲート領域が隣接したドレ
イン拡散領域の上に存在するように絶縁領域を覆って定
められることを特徴とする特許請求の範囲第６９項記載
のフローティング・ゲート・メモリ・アレーの製造方
法。
【請求項７１】多数の延在したソース拡散領域を露出
させるステップが、各々がそれぞれに、ソース拡散領域
の一つ側部を定めるの第１のサイド及びフローティング
・ゲート領域の巾を定めるため第１のサイドから間をと
って設けられた第２のサイドを有する、個々の分離され
た領域における２個の伸長したフローティング・ゲート
領域を定め、かつフローティング・ゲート領域が、少な
くとも隣接したドレイン拡散領域の一部の上に存在する
ように、フローティング・ゲート導電性材料をエッチす
ることを含んでいることを特徴とする特許請求の範囲第
６７項記載のフローティング・ゲート・メモリ・アレー
の製造方法。
【請求項７２】フローティング・ゲート領域の第２の
サイドが、フローティング・ゲート領域が隣接したドレ
イン拡散領域を覆って延在するように絶縁領域を覆って
画定められることを特徴とする特許請求の範囲第７１項
記載のフローティング・ゲート・メモリ・アレーの製造
方法。
【請求項７３】第１の絶縁性材料が、二酸化珪素から
なることを特徴とする特許請求の範囲第６５項記載のフ
ローティング・ゲート・メモリ・アレーの製造方法。
【請求項７４】コントロール・ゲート絶縁性物質が、
ＯＮＯからなることを特徴とする特許請求の範囲第６５
項記載のフローティング・ゲート・メモリ・アレーの製
造方法。
【請求項７５】第１の絶縁性物質が、約１２０オング
ストロ−ム以下のフローティング・ゲート導電性物質に
達しない厚さを有する二酸化珪素からなることを特徴と
する特許請求の範囲第６５項記載のフローティング・ゲ
ート・メモリ・アレーの製造方法。
【請求項７６】第１の絶縁性物質がフローティング・
ゲート導電性物質に達しない厚さを有する二酸化珪素か
ら、コントロール・ゲート絶縁性材料が、実質的にトン
ネル絶縁性物質の厚さより大きい厚さをもったＯＮＯか
らなることを特徴とする特許請求の範囲第６５項記載の
フローティング・ゲート・メモリ・アレーの製造方法。
【請求項７７】ソース拡散領域をドープするステップ
が、傾斜状接合を有するようドーパントの分布を設定す
ることからなることを特徴とする特許請求の範囲第６５
項記載のフローティング・ゲート・メモリ・アレーの製
造方法。
【請求項７８】少なくとも、延在したチャネル領域
における該半導体基板に絶縁性物質を設けることと、少なくとも、伸長したチャネル領域における第１の絶縁
性物質を覆うフローティング・ゲート導電性物質を設け
ることと、フローティング・ゲート導電性物質を覆うコントロール
・ゲート絶縁性物質を設けることと、該半導体基板に延在したソース拡散領域及びドレイン拡
散領域を、フローティング・ゲート導電性材料でアライ
ンして露呈することと、ドレイン拡散領域を第１の分布をもったドーパントでド
ープすることと、ソース拡散領域を第２の分布をもったドーパントでドー
プすることと、ソース及びドレイン拡散領域と、何かの露出したフロー
ティング・ゲート導電性物質を覆う絶縁層を設けるこ
と、そしてコントロール絶縁性物質及びフローティング
・ゲート導電性物質を覆う、多数の導電性物質の行を形
成することからなることを特徴とするフローティング・
ゲート・メモリ・アレーの製造方法。
【請求項７９】ソース及びドレイン拡散領域をドープ
するステップが、ソース及びドレイン拡散領域の双方へ
の第１のドーパントの第１インプラントと、ソース拡散
領域への第２のドーパントの第２インプラントとからな
ることを特徴とする特許請求の範囲第７８項記載のフロ
ーティング・ゲート・メモリ・アレーの製造方法。
【請求項８０】第１の絶縁性物質が、二酸化珪素から
なることを特徴とする特許請求の範囲第７８項記載のフ
ローティング・ゲート・メモリ・アレーの製造方法。
【請求項８１】コントロール・ゲート絶縁性物質が、
ＯＮＯからなることを特徴とする特許請求の範囲第７８
項記載のフローティング・ゲート・メモリ・アレーの製
造方法。
【請求項８２】第１の絶縁性物質が、約１２０オング
ストロ−ム以下のフローティング・ゲート導電性物質に
達しない厚さを有する二酸化珪素からなることを特徴と
する特許請求の範囲第７８項記載のフローティング・ゲ
ート・メモリ・アレーの製造方法。
【請求項８３】コントロール・ゲート絶縁性物質が、
フローティング・ゲート導電性物質と１２０オングスト
ロ−ムの±約２０％の導電性物質の行との間の厚さを有
するＯＮＯからなることを特徴とする特許請求の範囲第
８２項記載のフローティング・ゲート・メモリ・アレー
の製造方法。
【請求項８４】ソース及びドレイン拡散領域をドープ
するステップが、傾斜状接合を形成するソース領域にお
けるドーパントの第１分布、一層険しい接合を形成する
ドレイン領域におけるドーパントの第２分布を設定する
ことからなることを特徴とする特許請求の範囲第７８項
記載のフローティング・ゲート・メモリ・アレーの製造
方法。
【請求項８５】第１方向に延在された半導体基板に多
数の分離領域を離間して設けられ、該半導体基板上に第
１方向に延在された多数の絶縁領域を形成することと、少なくとも、該半導体基板に、分離領域内に延在するチ
ャンネル領域に第１の絶縁性物質を被着すること、少なくとも、延在したチャネル領域に、第１の絶縁性物
質を覆うフローティング・ゲート導電性材料を被着する
ことと、少なくとも、該チャンネル領域に該第１の絶縁性物質を
覆うフローティン・ゲート導電性物質を被着すること
と、該フローティング・ゲート導電性物質を覆うコントロー
ル・ゲート導電性物質を被着すること、該半導体基板に延在したソース及びドレイン拡散領域
を、フローティング・ゲート導電性材料でアラインし
て、露出することと、ソース及びドレイン拡散領域をドープすることと、ソース及びドレイン拡散領域と何かの露出されたフロー
ティング・ゲート導電性材料を覆う絶縁層を生成するこ
と、そしてコントロール絶縁性物質及びフローティング
・ゲート導電性物質を覆う多数の導電性物質の行を形成
することを特徴とするフローティング・ゲート・メモリ
・アレーの製造方法。
【請求項８６】多数のソース及びドレイン拡散領域を
露出させるステップが、個々のドレイン拡散領域の一端
をそれぞれの絶縁領域とアラインし、そして個々のドレ
イン拡散領域の第２の端をフローティング・ゲート導電
性物質とアラインすることからなることを特徴とする特
許請求の範囲第８５項記載のフローティング・ゲート・
メモリ・アレーの製造方法。
【請求項８７】多数のドレイン拡散領域を定めるステ
ップが、個々の分離された領域における２個のドレイン
拡散領域と、フローティング・ゲート導電性物質の２個
の領域を定めることからなることを特徴とする特許請求
の範囲第８５項記載のフローティング・ゲート・メモリ
・アレーの製造方法。
【請求項８８】多数のドレイン拡散領域を定めるステ
ップが、個々の分離された領域における第１のドレイン
拡散領域の一端を第１の絶縁領域とアラインし、そして
個々の分離された領域の内部の第２のドレイン拡散領域
の反対の端を第２の絶縁領域とアラインすることからな
ることを特徴とする特許請求の範囲第８７項記載のフロ
ーティング・ゲート・メモリ・アレーの製造方法。
【請求項８９】第１の絶縁性物質が、二酸化珪素から
なることを特徴とする特許請求の範囲第８５項記載のフ
ローティング・ゲート・メモリ・アレーの製造方法。
【請求項９０】コントロール・ゲート絶縁性物質が、
ＯＮＯからなることを特徴とする特許請求の範囲第８５
項記載のフローティング・ゲート・メモリ・アレーの製
造方法。
【請求項９１】第１の絶縁性物質が、約１２０オング
ストロ−ム以下のフローティング・ゲート導電性物質に
達しない厚さを有する二酸化珪素からなることを特徴と
する特許請求の範囲第８５項記載のフローティング・ゲ
ート・メモリ・アレーの製造方法。
【請求項９２】コントロール・ゲート絶縁性物質が、
フローティング・ゲート導電性物質と１２０オングスト
ロ−ムのプラス又はマイナス約２０％の横列の導電性物
質との間の厚さを有するＯＮＯからなることを特徴とす
る特許請求の範囲第９１項記載のフローティング・ゲー
ト・メモリ・アレーの製造方法。
【請求項９３】ソース及びドレイン拡散領域をドープ
するステップが、傾斜状接合を形成するソース領域にお
けるドーパントの分布、及び一層険しい接合を形成する
ドレイン領域におけるドーパントの分布を設定すること
からなることを特徴とする特許請求の範囲第８５項記載
のフローティング・ゲート・メモリ・アレーの製造方
法。