JPH02294167A - デジタルクランプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明はデジタル信号クランプ回路に関する． 以下、この発明をデジタルビデオ信句処理について説明
するが、この発明はもっと広く応用できる． 〔発明の背景〕 信号、例えばテレビジョン信号は明るさ成分を有し，こ
の明るさ信号はその情報内容を抽出するために直流値に
基準付けられねばならない．しかし、このような信号を
放送すると、直流値が失われる傾向がある。明るさ成分
に対する直流基準を再設定するために、テレビジョン受
像機にはクランプ回路が設けられる．一般には、このク
ランプ回路は、水平同期パルス期間中に付勢され、この
パルスの振幅に応答して、信号の残りに対して直流レベ
ルを設定する．この方法は、ほとんどのビデオ信号処理
構成に対しては非常に満足のできるものである． ビデオ信号処理の分野における当業者には容易に理解で
きるように、水平同期パルスの振幅はチャンネル間で変
化する．この変動の結果，クランプされた直流レベルの
絶対値はチャンネル毎に変化する。

標準的な受信器では、チャンネル毎のこの変動はあまり
重要ではない，しかし、表示スクリーンの各部分に２つ
のチャンネルからの画像を同時に表示するピクチャイン
ピクチャ受像機では，２つの画像の明るさの差は視聴者
には目障りかもしれない．従って、これらの信号の少く
とも一方の直流レベルをある特定値にクランプできるよ
うにすることが望ましい．この発明の例では、それは明
るさ信号（Ｎ度信号）のプランキングレベルである．輝
度信号のプランキングレベルは標準テレビジョン信号の
実効部分の直前にあり、比較的容易にサンプルできる． 〔発明の概略〕 この発明は、アップ９ダウンカウンタ、加算器及びクラ
ンプされるべきデジタル信号の所定の期間中に上記アッ
プ・ダウンカウンタを動作可能状態とする回路とを有す
るデジタルクランプ回路に関する．加算器は、クランプ
される信号を受けるように結合された第１の入力ポート
と、カウンタの計数値出力に結合された第２の入力ポー
トとを備えている．カウンタが付勢されている期間中は
、カウンタは、加算器により供給される和信号の極性ビ
ットによりカウントアップまたはカウントダウンするよ
うにされる．１つの実施例では、計数の方向は加算器の
出力を０に駆動するように選択される．最終的には，加
算器に供給されるカウンタの出力は、カウンタが付勢さ
れている間の信号が呈する値の負に等しい。この値は信
号の残りの部分の間に加算器に加えられ，信号の直流値
を設定する． 〔実施例の説明〕 Ｐ，１図に示す波形の中で上の方に示したものは典型的
なベースバンド合成ビデオ信号の１水平期間を示す．こ
の信号は、水平同期成分，プランキングレベル、バース
ト成分及び表示された画像の１本の線に対応するビデオ
情報成分を含んでいる．ＮＴＳＣ方式では，プランキン
グレベルはＯＩＲＥユニットに設定されており、水平同
期成分のチップは−４０ＩＲＥユニットに設定されてい
る．バースト成分＋２０１ＲＥユニットと−２０ＩＲＥ
ユニットとの間で振れ、また、情報成分のピークはＩＯ
ＯＩＲＥユニットに制限されている．プランキングレベ
ルは、ビデオ信号のバースト成分と情報成分との間の水
平期間で検出することもできる． カラーテレビジョン受像機は、バースト期間に現われ、
バースト信号の検出に用いられるバーストゲート信号Ｂ
Ｇを発生する回路を備えている．プランキングレベル期
間に現われるサンプリング信号ＥＮは、後述するように
、遅延させられたバーストゲート信号ＢＧ．から簡単に
取出すことができる． デジタル信号処理回路を有する受像機では、受信された
アナログビデオ信号は、普通，ベースバンドに復調され
，同期チップ値にクランプされる．この信号は、アナロ
グーデジタル変換器（八〇〇）のアナログ入カ端子に供
給される．システムクロック信号ＦＣに応答するアナロ
グーデジタル変換器（Ａ　Ｄ　Ｃ）は信号を、クロック
信号ＦＣの周波数に等しいサンプル周波数で生じるパル
スコード変調された（ＰＣＭ）サンプル（例えば、２進
サンプル）に変換する． 以下の説明では、アナログビデオ信号は、８ビットの２
の補数ＰＣＭサンプルに変換されるものとする．この場
合、サンプル値の範囲は，−１２８から＋１２７　　（
１０進）である。−１２８単位という負の限界値は，−
４０ＩＲＥ、即ち、同期チップに対応し、＋１２８１位
という正の限界値はＩＯＯＩＲＥに相当し、また、０は
３０ＩＲＥに相当する．プランキングレベルは、信号劣
化がない場合、約−５５単位の値に相当する．しかし、
同期チップが−４０ＩＲＥより大きいか小さいかによっ
て、プランキングレベルは負のＰＣＭ数によって表わさ
れる．以上の条件を考慮に入れた上で、第２図を参照す
る．第２図において、太い矢印は複数ビット並列バスを
示す．バスを切って示されている斜線に隣接して示され
ている数は、そのバス中の並列接続の数を示す． アナログビデオ信号が、アナログーデジタル変換器３６
に供給され、アナログーデジタル変換器３６はこのアナ
ログビデオ信号を、前述したように、８ビットの２の補
数ＰＣＭサンプルに変換する．これらのサンプルは低域
通過フィルタ（ＬＰＦ）３４に供給される．低域通過フ
ィルタ３４はバースト成分を減衰させて，プランキング
レベルが水平同期パルスからビデオ情報成分の開始点ま
で延びるようにする．低域通過フィルタ３４からの出力
サンプルは素子３２に供給される．素子３２は、このサ
ンプルに対して、符号ビットを複製して余分のビットを
付加する．言いかえると、素子３２への入力は、最上位
ビットが符号ビットである８ビットのサンプルである．
素子３２からの出力は９ビットサンプルで、その２つの
最上位ビットが入力サンプルの符号ビットに対応する．
素子３２からの出力サンプルは９ビット加算器２８の一
方の入力ポートに供給される．（フィルタ３４からの８
ビットサンプルは９ビットに拡張され、９ビット加算器
は、この構成では、加算器から出力される和が加算器の
容量によって制限を受けないようにする、即ち、フォー
ルドオーバを防止するために用いられれている．） 加算器２８により供給される出力サ・ンプルはＤ形ラッ
チ３０のデータ入力ポートに供給される．ラッチ３０は
システムクロックｐｃに応答して、加算器２８からのサ
ンプルを１サンプル期間遅延させる．ラッチ３０からの
出力サンプルはＯＵＴがクランプされたビデオ出力信号
を表わす． プランキングレベルに等しい大きさで、逆の極性の値が
加算器２８の第２の入力ポートに供給される．この値は
、ｎ　＋　ｍ　＋　１ビットのアップ・ダウンカウンタ
ｌ８により生成される．カウンタｌ８のアップ会ダウン
制御は、出力信号ＯＵＴの符号、即ち，＠上位ビットに
応答する．出力信号が負（正）の場合は、カウンタはカ
ウントアップ（カウントダウン）するようにされる．カ
ウンタのアップ・ダウン制御入力に供給される符号ビッ
トは、サンプリング期間中の安定性を確実にするために
、ラッチ３０の出力から取られる．カウンタが、各線期
間において，プランキング期間中、ｌサンプル期間の間
カウントす．るように付勢されたと考える．一連の水平
線期間中，出力信号がプランキング期間中，負で、カウ
ンタによって加算器に供給される値の大きさが加算器２
８の他方の入力ポートに供給されるプランキング値より
も小さい場合には、カウンタは出力信号が正になるまで
、各線期間毎に、１単位ずつ増加するようにされる．逆
に、プランキング期間中、出力信号が正の場合には、カ
ウンタは各線期間毎に，１単位ずつ減少するようにされ
る．概念的には、カウンタによって供給される値の大き
さがプランキングレベルに等しくなると，カウンタは連
続した水平線で１単位ずつの増加と減少を交互に行う．
カウンタはプランキング期間中のみに付勢されてカウン
トアップあるいはカウントダウンするので、カウンタ１
８によって加算器２８に供給される値は水平期間の残部
では変化しない．従って、カウンタ１Ｂにより供給され
る値がＡに等しく、素子３２によって供給される信号サ
ンプルの値がＳの場合は、出力サンプルの値はＳ＋Ａに
等しい．カウンタ１８は１＋ｍ＋１ビットカウンタとし
て示されている，ｎ＋ｍ＋１（但し、ｎとｍは整数）で
表わされる数はアナログーデジタル変換器３６により供
給されるサンプル当りのビット数に等しくすることもで
きる．しかし，これは２つの理由で好ましくない．第１
に，カウント値がプランキング信号に付随する雑音に影
響されて、カウンタは加算器２８に誤った値を供給する
可能性がある．第２に、計数値が水平線毎に１単位ずつ
交互に上ったり下がったりする．これらの２つの状態を
防止するために、カウンタには、アナログーデジタル変
換器により供給されるビットを超える超過ビット容量が
与えられている．カウンタのより下位のビットは切捨て
られ、カウンタからのより上位のビットのみが加算器に
供給される．この切捨てによって、計数値が除算され、
それにより、測定された値に対する低域通過機能が実行
される．カウンタは１単位だけ増加または減少し，また
、カウンタのＫビットが切捨てられるので、加算器に加
えられる出力値は、信号変化の方向に応じて２Ｋ−１番
目の線期間ごとにのみ変化する．これらの２κ一Ｉ線期
間の間で、プランキングレベルがこれらの線期間の中の
一部の期間だけしか雑音で汚染されていない場合には、
引統〈線期間中にカウンタは自己補正をする機会がある
ので、出力計数値は全く変化しないであろう． 第２図において、下位の方のカウンタ出力ビット０〜ｎ
が切捨てられ、上位の方゛のビッ｝ｎ＋１〜ｎ＋ｍが加
算器に加えられる．ｍ個の上位のビットは少くともクラ
ンプされるべき信号レベルの値を表わすに充分な大きさ
でなければならない。

第１図に示される例では、ｍ個のビットはプランキング
レベルの”大きさ５５を表わすために少くとも６でなけ
ればならない．カウンタｌ８からのｍ個の最上位ビット
に対して、Ｒ個のゼロ値ビットが最上位ビット位置に連
結される．数Ｒはビットｍ＋Ｈの和が、加算器の入力ビ
ット容量に等しい素子３２により供給されるサンプルビ
ットの数に等しい．（システムは２の補数サンプルで動
作しており、かつ、カウンタは符号のない大きさの値を
供給しているものとしているので、Ｒ個のビットにはＯ
値が与えられている．） 第２図のクランプ構成の別の特徴は、カウンタからの切
拾てられた出力を用いてプランキングレペル叩ちクラン
プレベルの検出が行われるが、カウンタからの端数のな
い値が残りの信号に加えられる点である．この特徴はＡ
ＮＤ回路２６によって実行される．加算器に加えられな
い切捨てられたビットの最上位のビッ｝（ｎ）はＡＮＤ
回路２６の−・方の入力端子に加えられる．Ｄ形ラツチ
ｌ２、ｌ３、ｌ５で生成される２回遅延を受け、反転さ
れたｌ一一ストゲート信号ＢＧｏｏがＡＮＤ回路２６の
第２の人力端子に供給される．遅延され反転された／く
ーストゲート信号はＡＮＤゲート２６をイネーブルして
、有効ビデオ期間中にｎ番目の切捨てられたビットを通
過させ、プランキング期間の測定部分中はＡＮＤ回路２
６をデイスエーブルする，ＡＮＤ回路２６からの出力信
号は加算器２Ｂの桁上げ入力（ＣＩ）に供給される．こ
れにより、２分のｌ二二ツトがある時、それが加算器に
供給されるカウンタ出力に加算されて、端数が処理され
、クランプレベルの精度が向上する． カウンタに対する村勢信号はＤ形ラッチｌ２とｌ４及び
ＡＮＤ回路ｌ６によって生成される．第１図に示した信
号ＢＧのようなバーストゲート信号がラッチｌ２のデー
タ入力端子１０に供給されて１クロック期間の遅延を与
えられる．ラッチｌ２のＱ出力はラッチｌ４のデータ入
力に結合されており、ここで、信号に第２のクロック期
間の遅延が与えられる．ラッチｌ２の反転出力Ｑとラッ
チｌ４の出力ＱはＡＮＤ回路ｌ６のそれぞれの入力端子
に加えられ、ＡＮＤ回路ｌ６は，第１図に示されている
ようなｌクロック期間の幅を持つ村勢信号ＥＮを発生す
る．ラッチ１２と目を制御するクロック信号Ｆｃ　もカ
ウンタ１８のクロック入力に加えられる．このクロック
信号は、村勢信号が高の時にカウンタが１単位だけ増加
／減少するようにする．必要とあれば、ある１つのプラ
ンキング期間中に何回かＪ！Ｉ続してカウンタが測定を
実行することができるように、村勢パルスの幅を数パル
ス分とすることができる． 以上の説明では、カウンタ出力値は直接加算器２８とＡ
ＮＤ回路２６に加えられるものとして説明した．以上説
明したシステムがこのような接続で動作できる理由は、
カウンタの値が常に正の値であり、かつ、プランキング
レベルが常に負の値であるためである．しかし、入力信
号クランプ値が正の値でもあるようなより多用途用のシ
ステムでは、カウンタの値は極性を反転させる、即ち、
補数をとらねばならない．これは、カウンタ出力信号路
中に補数回路２４を挿入することによって行うことがで
きる．この場合、アップ・ダウン制御端子に供給される
符号ビットも反転されねばならない．別の構成では、カ
ウンタビ−２トに連結されたより上位のＲビットがＯで
はなく１の値を持つように制限され、これにより負の出
力値が生成される．さらに別の構成では、加算回路２日
の代りに減算器が用いられる．一般には、加算器２８と
して加算器でも減算器でも用いることができるので、こ
の素子は上位の用語「合成回路」と呼ぶことかてきる。

最後に、カウンタ１８について言えば，その出力計数値
か最大値または最小値に達した後にフォールドオーバし
ないように構成することが望ましい。即ち，その計数値
か全て１（または０）て表わされた場合、それ以後のカ
ウントアップ（またはカウントダウン）命令か与えられ
ても、全てが０（または１）の計数値は生成されず，全
てが１（または０）の出力値か保持されるようにするこ
とか望まれる。

【図面の簡単な説明】

第１図は、この発明を説明するためのビデオ信号の一部
を示す波形図、 第２図は、この発明を実施したデジタルクランプ回路の
一実施例のブロック回路図である．３２〜３６・・・・
デジタル信号供給入力ポート，２８・・・・合成回路、
ｌ８・・・・アップ・ダウンヵウンタ、１２〜ｌ４・・
・・アップ・ダウンカウンタ付勢手段。

Claims (1)

【特許請求の範囲】
1. （１）デジタル信号を供給する信号入力ポートと、上記
   信号入力ポートに結合された第１の入力ポートと、第２
   の入力ポートと、極性ビットを有する信号サンプルを含
   むクランプされた信号出力を供給する出力ポートとを有
   する合成回路と、上記極性ビットを受けるように結合さ
   れたアップ・ダウン制御入力と、上記合成回路の第２の
   入力ポートに結合された計数値出力ポートとを有するア
   ップ・ダウンカウンタと、 上記入力信号の所定の期間中のみに、上記アップ・ダウ
   ンカウンタを付勢して増加／減少させる手段と、 を含む、デジタルクランプ回路。