JPH02294263A

JPH02294263A - 位相制御回路

Info

Publication number: JPH02294263A
Application number: JP11345689A
Authority: JP
Inventors: Makoto Watanabe; 真渡辺
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1989-05-02
Filing date: 1989-05-02
Publication date: 1990-12-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】く発明の分野〉この発明はサイリスタやトライアツク等のゲート極付半
導体スイッチング素子で負荷へ供給する電力を位相制御
する位相制御回路に関するものである．く従来技術と課題〉一般に、位相制御回路では、特開昭５９−１５１２１１
号公報に示すように交流電源電圧のゼロクロスに同期し
た鋸歯状波電圧と人力回路からの基準電圧とから得られ
た位相角制御パルスでトリガ回路を駆動してサリスタの
ような負荷開閉用の半導体スイッチング素子を点弧し、
負荷への供給電力を位相制御するようにしている。

しかし、従来のものは、人力回路が１つであり、１　ｆ
ｆｆｉの入力信号にしか対応できず、汎用性に劣るもの
である．ところで、上記負荷開閉用半導体スイッチング素子の点
弧時間を決定している位相角制御パルスは、鋸歯状波発
生回路からの鋸歯状電圧と人力信号から得られた基準電
圧をスレシホールドレベルとして比較して得られるもの
で、換言すれば、鋸歯波電圧に対してスレシホールドレ
ベルである基準電圧レベルを変えることにより、半導体
スイッチング素子の点弧時間が制御される。

上記スレシホールドレベルを決める基準電圧を、入力回
路の減算回路で、入力信号から規定電圧を減算して得よ
うとする場合、通常、減算回路に印加される入力信号が
規定電圧のτからスタートするように構成される。

ところが、使用条件によっては、入力信号が所定の下限
値を有し、この下限値から前記スレシホールドレベルを
変化させる場合がある。その場合、入力信号が下限値に
達した時点では、減算回路の出力が所望値と変動してい
ることになり、スレシホールドレベルも変ってしまい、
適正な位相制御ができなくなる。

く発明の目的〉この発明は上記従来のものの不具合を解消するためにな
されたもので、汎用性が向上し、入力条件に関係なく、
位相制御性の安定化を図り得る位相制御回路を提供する
ことを目的としている。

く発明の構成と効果〉この発明に係る位相制御回路は、交流電源電圧のゼロク
ロスに同期して発生された鋸歯波電圧と人力信号に応じ
た入力回路からの基準電圧とから位相角制御パルスを作
成し、この位相角制御パルスに対応したトリガ電流で負
荷開閉用のゲート極付半導体スイッチング素子を点弧し
て負荷への供給電力を位相制御するものにおいて、上記
人力回路は、各出力端に共通の電圧発生素子を有する複
数種の入力信号回路と、入力信号回路の共通バッファ回
路の出力から規定電圧レベル設定回路で可変設定される
規定電圧を減算して、その出力を鋸面状波のスレシホー
ルドレベルを決める基準電圧として位相制御回路に送出
する減算回路と、下限値が決められた人力信号が印加さ
れた際、この人力信号が下限値に達するまで上記減算回
路の正人力に印加される規定電圧をキャンセルさせるオ
フセット電圧とを備えたものである．く実施例の説明〉以下、この発明の一実施例を図面にしたがって説明する
。

第１図はこの発明に係る位相制御回路の一例を示すブロ
ック図である。

同図において、１は交流電源電圧を所定値に降圧する電
源トランス、２，３．４は電源トランス１０１次側の交
流電源入力端子、５は電源トランス１の２次側に接続さ
れた整流回路、たとえば全波整流用のブリッジ整流回路
、６は整流回路５に接続されて各回路への所定電圧を作
成する基準電圧回路である．７は上記ブリッジ整流回路５の出力端に接続されたゼロ
クロス検出回路、８はゼロクロス検出回路７に接続され
た交流電源電圧のゼロクロスに同期した鋸歯状波電圧を
出力する鋸歯状波発生・検出回路である。９は入力回路
ｌＯからの入力信号を基準電圧として上記鋸面状波電圧
により位相角制御パルスを出力する位相角制御回路、１
１は上記位相制御回路９に接続されたトリガ回路であり
、負荷開閉回路１２を制御するようになっている。１３
，１４は１対の負荷端子である．上記入力回路１０は入力信号回路１５と規定電圧レベル
設定回路１６を有し、人力信号回路１５は複数種の回路
、たとえば外郎主設定回路ｌ７、電流入力回路１８およ
び電圧Ｏ　Ｎ／Ｏ　Ｆ　Ｆ回路１９等からなる。

２１．　２２は外部主設定回路１７の入力端子、２３．
　２５は電圧ＯＮ／ＯＦＦ回路ｌ９の入力端子、２４は
電流入力回路１８の入力端子、２１＋，　２７は規定電
圧レベル設定回路１６の入力端子である。

上記構成において、第２図（Ａ）に示す交流電源電圧は
、ブリッジ整流回路５で第２図（Ｂ）に示すように全波
整流される。この全波整流はゼロクロス検出回路７で一
定電圧Ｅ（たとえば１．２Ｖ）と比較されることにより
、ゼロクロスが検出される．すなわち、ゼロクロス検出
回路７から第２図（Ｃ）に示すようにゼロクロスに対応
した検出パルスが出力される．このゼロクロス検出パル
スは鋸歯状波発生・検出回路８に印加されることにより
、第２図ＣＤ）に示す鋸歯状波電圧が作成される。

この鋸歯状波電圧と人力回路ｌＯからの入力信号Ｖとに
より、位相角制御回路９からの第２図（Ｄ）に示す位相
角制御パルスが出力される。このパルスに対応してトリ
ガ回路ｌ１では、第２図（Ｆ）に示すトリガ電流が作成
される。このトリガ電流で負荷開閉回路１２におけるト
ライアツク等のゲート極付半導体スイッチング素子（図
示せず）が点弧されることにより、図示しない負荷には
、第２図（Ｇ）に示す負荷電流が流れる。

つぎに、上記入力回路ｌＯの具体的構成を第３図で説明
する。

同図において、外部主設定回路ｌ７は、たとえば前記入
力端子２１．　２２間に接続された可変抵抗器３ｌ、入
力抵抗体３２．　３３、電圧発生素子としての抵抗体３
４およびバッファ回路を構成するオペアンプ３５等から
なる。

電流入力回路１８は、たとえば前記入力端子２４．２５
間に接続される温度調節器（図示せず）の電流出力４〜
２０ｍ八に対応した電流入力３６、入力抵抗体３７．　
３８、保護用ダイオード３９．　４０、前記抵抗体３４
および上記バッファ回路３５等からなる。

電・圧Ｏ　Ｎ／Ｏ　Ｆ　Ｆ回路１９は、たとえば前記人
力端子２３．　２５に接続される５〜１５Ｖの直流電源
４１、スイッチ４２、入力抵抗体４３、保護用ダイオー
ド４４，　４５、スイッチングトランジスタ４６．　４
７、抵抗体４８、前記抵抗体３４および前記バッファ回
路３５等からなる．規定電圧レベル設定回路ｌ６は、内部設定回路１６ｌ．
外部設定回路１６２，最終出力回路１６３およびオフセ
ット電圧回路１６４から構成されている。

内部設定回路１６１は、たとえば可変抵抗体４９とオペ
アンブ５０からなり、また外部設定回路１６２は、たと
えば前記入力端子２６．　２７に接続された可変抵抗体
５１、入力抵抗体５１，　５２、保護用ダイオード５３
〜５６、抵抗体５７およびオペアンプ５８等からなる。

最終出力回路１６３は、前記パツファ回路３５の出力に
、規定電圧４．０，内部設定回路１６１および外部設定
回路１８２の各出力を差し引いて出力するオベアンプか
らなる減算回路５９および抵抗体６０〜６６からなり、
上記減算回路５９の出力は、正入力に鋸歯状波電圧が印
加される位相角制御回路９における比較回路９ｌの負入
力に印加されるようになっている。

オフセット電圧回路１６４は、前記バッファ回路３５の
出力ｖ１と一定電圧（０．８Ｖ）とを比較するオペアン
ブ６７、抵抗体６８〜７２およびダイオード７３等から
なり、電流入力回路１８からの電流入力値が下限値、た
とえば４ｍＡに達するまでは、電圧レベル設定回路１６
１，１６２を規制して、前記減算回路５９の正入力をキ
ャンセルするように設定されている。

上記構成において、外部主設定回路１７の可変抵抗体３
１を可変することにより、バッファ回路３５の正入力に
は、定電圧１２Ｖを分圧した電圧が印加され、これに対
応してバッファ回路３５から出力■１が送出され最終出
力回路１８５の減算回路５９の負入力に印加される。一
方、可変抵抗体４９で決まる内部設定回路１６１のオペ
アンブ５０の出力■３と、可変抵抗体５１で決まる外部
設定回路１６２のオペアンブ５８の出力ｖ４と一定電圧
４ｖとが上記減算回路５９の正入力に印加される．減算
回路５９は、上記出力■１から、一定電圧４ｖ、上記出
力ｖ３、ｖ４を減算した出力ＶＳを送出する。この出力
■，が位相角制御回路９におけるオペアンブ９１に鋸歯
状波電圧のスレシホールドレベルとして入力される。

電流入力回路１８を使用する場合、たとえば温度調節器
（図示せず）の出力が接続され、その時の電流値に応じ
て抵抗体３４で生じる電圧がバッファ回路３５の正入力
に印加される。すなわち、電流値に応じてバッファ回路
３５の出力ｖ１が変化する。

電圧入力でリニア制御する場合は、直流電圧１〜５ｖ印
加すればよい，この場合、上記１〜５ｖを４〜２０ｍＡ
の電流入力に同期するように抵抗体３７．３８および抵
抗体３４の抵抗値が設定される．電圧Ｏ　Ｎ／Ｏ　Ｆ　
Ｆ回路１９を使用する場合は、スイッチ４２を投入すれ
ば、抵抗体４８と抵抗体３４とによる分圧電圧に応じて
オペアンブ３５から送出された出力■１が減算回路５９
の負入力に印加される．前記電圧発生用の抵抗体３４を共通とする複数種の入力
信号回路１７，　１８．　１９を使用できるため、使い
勝手が良くなる。

ところで、前記オフセット電圧回路１６４がない場合、
減算回路５９の正入力に印加される設定電圧ｖ３と電流
値との関係において、バッファ回路３５の出力■，は第
４図に示すようにＯｍＡを起点として変化する。このた
め、温度調節器の出力４〜２０ｍＡが電流入力（　Ｉ　
ｉｎ）として使われる場合、上記４ｍＡにおいて、設定
電圧■３の設定値毎に減算回路５９の出力Ｖ，の変化に
統一性がなくなる。このことは、所望の電圧レベルで制
御されても鋸歯状電圧の規定のスレシホールドレベルが
得られない。

この点、上記オフセット電圧回路１６４を設けてあると
、バッファ回路３５の出力ｖｌを抵抗体６９．７０で分
圧した電圧が、前記４ｍＡに相応する一定電圧（Ｏ．ａ
Ｖ）を抵抗体６８．　７１で分圧した電圧を越えるまで
オペアンブ６７の出力であるオフセット電圧ｖ２で前記
内部設定回路１６１のオペアンプ５０の正入力電位を規
制している。すなわち、電流入力回路１９を使用した際
の電流Ｉｉｎが下限値である４ｍＡに達するまでは、減
算回路５９の正入力である出力Ｖ，のレベルがキャンセ
ルされる。したがって、上記オフセット電圧■２により
、減算回路５９の出力■，は４ｍ八を起点として変化す
ることになり、鋸歯状電圧のスレシホールドレベルを適
正に制御することができる。

【図面の簡単な説明】

第１図はこの発明に係る位相制御回路の一例を示すブロ
ック図、第２図（Ａ）〜（Ｇ）は同位相制御回路の各部
の信号波形図、第３図は同位相制御回路の入力回路の具
体的構成を示す図、第４図および第５図はそれぞれ入力
回路にオフセット電圧回路を設けない場合および該オフ
セット電圧回路を設けた場合の動作説明図である。７・・・ゼロクロス検出回路、８・・・鋸歯状波発生回
路、９・・・位相角制御回路、１０・・・人力回路、１
ｌ・・・トリガ回路、１２・・・負荷開閉回路、１６・
・・規定電圧レベル設定回路、１７，１８．１９・・・
人力信号回路、３４・・・電圧発生素子、３５・・・バ
ッファ回路、５９・・・減算回路、１６４・・・オフセ
ット電圧回路。第１図第２図第４図第５図ｆｉｎ（ｍＡ）

Claims

【特許請求の範囲】

（１）交流電源電圧のゼロクロスに同期して発生された
鋸歯状波電圧と入力信号に応じた入力回路からの基準電
圧とから位相角制御パルスを作成し、この位相角制御パ
ルスに対応したトリガ電流で負荷開閉用のゲート極付半
導体スイッチング素子を点弧して負荷への供給電力を位
相制御する位相制御回路において、上記入力回路は、各
出力端に共通の電圧発生素子を有する複数種の入力信号
回路と、入力信号回路の共通バッファ回路の出力から規
定電圧レベル設定回路で可変設定される規定電圧を減算
して、その出力を鋸歯波電圧のスレシホールドレベルを
決める基準電圧として位相角制御回路に送出する減算回
路と、下限値が決められたトリガ信号が印加された際、
この信号が下限値に達するまで減算回路の正入力に印加
される規定電圧をキャンセルさせるオフセット電圧回路
とを備えたことを特徴とする位相制御回路。