JPH0229461Y2 - - Google Patents
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- JPH0229461Y2 JPH0229461Y2 JP1985013041U JP1304185U JPH0229461Y2 JP H0229461 Y2 JPH0229461 Y2 JP H0229461Y2 JP 1985013041 U JP1985013041 U JP 1985013041U JP 1304185 U JP1304185 U JP 1304185U JP H0229461 Y2 JPH0229461 Y2 JP H0229461Y2
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- JP
- Japan
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- transistor
- collector
- transistor pair
- differential
- pair
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、２つの入力信号をアナログ的に乗
算して出力するアナログ乗算回路に関する。
算して出力するアナログ乗算回路に関する。
２つの入力信号をアナログ的に乗算する乗算回
路は、従来から種々のものが開発されており、例
えば、入力信号の一方を直流制御電圧とし、他方
を交流信号として電圧制御形増幅器（VCA）と
したり、入力信号の一方をFMコンポジツト信
号、他方をサブキヤリア信号としてFMマルチプ
レクス回路としたりするなど多方面に利用されて
いる。この場合、この種乗算回路に要求される特
性としては、SN比が高いこと、入力信号のダイ
ナミツクレンジが広いこと、また近年において
は、この種回路をIC（集積回路）化することも多
いので、よりIC化に適した構成であること等が
挙げられる。しかしながら、従来の乗算回路にお
いては、上記各特性をすべて満すものがなく、そ
の開発が望まれていた。
路は、従来から種々のものが開発されており、例
えば、入力信号の一方を直流制御電圧とし、他方
を交流信号として電圧制御形増幅器（VCA）と
したり、入力信号の一方をFMコンポジツト信
号、他方をサブキヤリア信号としてFMマルチプ
レクス回路としたりするなど多方面に利用されて
いる。この場合、この種乗算回路に要求される特
性としては、SN比が高いこと、入力信号のダイ
ナミツクレンジが広いこと、また近年において
は、この種回路をIC（集積回路）化することも多
いので、よりIC化に適した構成であること等が
挙げられる。しかしながら、従来の乗算回路にお
いては、上記各特性をすべて満すものがなく、そ
の開発が望まれていた。
この考案は、上述した事情に鑑みてなされたも
ので、高SN比で入力ダイナミツクレンジが広く、
しかも、IC化に極めて適したアナログ乗算回路
を提供することを目的としている。
ので、高SN比で入力ダイナミツクレンジが広く、
しかも、IC化に極めて適したアナログ乗算回路
を提供することを目的としている。
上記の目的を達成するため、この考案のアナロ
グ乗算回路は、 第１信号が入力される第１差動トランジスタペ
アと、この第１差動トランジスタペアの両コレク
タと電源ラインとの間に各々順方向に介挿される
ダイオードと、第２信号が入力される第２差動ト
ランジスタペアと、エミツタが各々順方向のダイ
オードを介して共通接続される第３差動トランジ
スタペアおよび第４差動トランジスタペアと、そ
れぞれベース接地形式で動作し、かつ、ベースが
共通接続される出力側トランジスタと、カレント
ミラー回路とを設けるととももに、前記第１差動
トランジスタペアの一方のトランジスタのコレク
タを前記第３、第４差動トランジスタペアの各一
方のトランジスタのベースに接続し、前記第１差
動トランジスタペアの他方のトランジスタのコレ
クタを前記第３、第４差動トランジスタペアの各
他方のトランジスタのベースに接続し、また、前
記第２差動トランジスタペアの両トランジスタの
コレクタを前記第３、第４差動トランジスタペア
の各エミツタ側に接続された前記ダイオードの各
共通接続点に各々接続し、かつ、前記第３トラン
ジスタペアの一方のトランジスタのコレクタと前
記第４トランジスタペアの他方のトランジスタの
コレクタを共通接続してこの共通コレクタに得ら
れる信号を前記出力側トランジスタペアの一方の
トランジスタのエミツタに供給し、前記第３トラ
ンジスタペアの他方のトランジスタのコレクタと
前記第４トランジスタペアの一方のトランジスタ
のコレクタを共通接続してこの共通コレクタに得
られる前記出力側トランジスタペアの他方のトラ
ンジスタのエミツタに供給し、さらに、前記出力
側トランジスタペアの一方および他方のトランジ
スタの各コレクタを前記カレントミラー回路の入
力側および出力側に各々接続し、前記カレントミ
ラー回路の出力側から出力信号を得るようにした
ものである。
グ乗算回路は、 第１信号が入力される第１差動トランジスタペ
アと、この第１差動トランジスタペアの両コレク
タと電源ラインとの間に各々順方向に介挿される
ダイオードと、第２信号が入力される第２差動ト
ランジスタペアと、エミツタが各々順方向のダイ
オードを介して共通接続される第３差動トランジ
スタペアおよび第４差動トランジスタペアと、そ
れぞれベース接地形式で動作し、かつ、ベースが
共通接続される出力側トランジスタと、カレント
ミラー回路とを設けるととももに、前記第１差動
トランジスタペアの一方のトランジスタのコレク
タを前記第３、第４差動トランジスタペアの各一
方のトランジスタのベースに接続し、前記第１差
動トランジスタペアの他方のトランジスタのコレ
クタを前記第３、第４差動トランジスタペアの各
他方のトランジスタのベースに接続し、また、前
記第２差動トランジスタペアの両トランジスタの
コレクタを前記第３、第４差動トランジスタペア
の各エミツタ側に接続された前記ダイオードの各
共通接続点に各々接続し、かつ、前記第３トラン
ジスタペアの一方のトランジスタのコレクタと前
記第４トランジスタペアの他方のトランジスタの
コレクタを共通接続してこの共通コレクタに得ら
れる信号を前記出力側トランジスタペアの一方の
トランジスタのエミツタに供給し、前記第３トラ
ンジスタペアの他方のトランジスタのコレクタと
前記第４トランジスタペアの一方のトランジスタ
のコレクタを共通接続してこの共通コレクタに得
られる前記出力側トランジスタペアの他方のトラ
ンジスタのエミツタに供給し、さらに、前記出力
側トランジスタペアの一方および他方のトランジ
スタの各コレクタを前記カレントミラー回路の入
力側および出力側に各々接続し、前記カレントミ
ラー回路の出力側から出力信号を得るようにした
ものである。
この考案によれば、第１差動トランジスタペア
の各コレクタ電流変化は第１信号に応じたものと
なり、この電流変化分はさらに第２、第３、第４
差動トランジスタペアからなる部分で第２信号に
応じて電流比例乗算され、この電流比例乗算出力
は出力側トランジスタペアおよびカレントミラー
回路からなる部分で、第１信号と第２信号の乗算
に該当する出力として取り出され、かつこの出力
は高Ｓ／Ｎ、広ダイナミツクレンジのものとな
り、回路構成的にもIC化が容易なものとなる。
の各コレクタ電流変化は第１信号に応じたものと
なり、この電流変化分はさらに第２、第３、第４
差動トランジスタペアからなる部分で第２信号に
応じて電流比例乗算され、この電流比例乗算出力
は出力側トランジスタペアおよびカレントミラー
回路からなる部分で、第１信号と第２信号の乗算
に該当する出力として取り出され、かつこの出力
は高Ｓ／Ｎ、広ダイナミツクレンジのものとな
り、回路構成的にもIC化が容易なものとなる。
以下、図面を参照して、この考案の実施例につ
いて詳細に説明する。
いて詳細に説明する。
第１図は、この考案の一実施例の構成を示す回
路図である。図において１は、トランジスタＱ
１，Ｑ２から成る差動トランジスタペアであり、
トランジスタＱ１のベースに入力信号（第１信
号）vxが供給され、トランジスタＱ２のベース
が接地されている。そして、トランジスタＱ１の
コレクタはダイオード接続されたトランジスタ
（以下単にダイオードという）Ｄ３，Ｄ２，Ｄ１
を介して正電源端８に接続されている。この場
合、ダイオードＤ１〜Ｄ３の向きは、図示のよう
に順方向となつている。また同様に、トランジス
タＱ２のコレクタは、順方向のダイオードＤ６，
Ｄ５，Ｄ４を介して正電源端８に接続されてい
る。この場合、ダイオードの順方向電圧降下は約
0.6Vであるから、トランジスタＱ１，Ｑ２の各
コレクタ電位は、正電源電圧をVCCとすれば、
（VCC−1.2V）となる。そして、トランジスタＱ
１，Ｑ２の各エミツタはトランジスタＱ１１，Ｑ
１２の各コレクタに各々接続され、トランジスタ
Ｑ１１，Ｑ１２の各エミツタは各々抵抗１５，１
６（値は共にＲ）を介して負電源端１０に接続さ
れている。また、正電源端８と負電源端９との間
にダイオードＤ１５，Ｄ１６，Ｄ１７，Ｄ１８が
直列に介挿されており、ダイオードＤ１６とＤ１
７との間には、さらに定電流回路７が介挿されて
いる。この結果、ダイオードＤ１６のカソード側
の電位は（VCC−1.2V）に固定され、ダイオード
Ｄ１７のアノード側の電位は、負電源電圧を−
VEEとすれば（−VEE＋1.2V）に固定される。そ
して、前述したトランジスタＱ１１，Ｑ１２の各
ベースは、ダイオードＤ１７のアノードに接続さ
れており、この結果、トランジスタＱ１１，Ｑ１
２は各々定電流源となつている。この場合、抵抗
１５，１６の両端にかかる電圧は、トランジスタ
Ｑ１１，Ｑ１２でのベース、エミツタ間電圧降下
が0.6Vであるから、共に1.2−0.6＝0.6Vとなり、
したがつて、低抗１５，１６を流れる電流の値は
等しくI0＝0.6／Ｒとなる。このように、トラン
ジスタＱ１１，Ｑ１２は各々電流値I0の定電流源
となつている。
路図である。図において１は、トランジスタＱ
１，Ｑ２から成る差動トランジスタペアであり、
トランジスタＱ１のベースに入力信号（第１信
号）vxが供給され、トランジスタＱ２のベース
が接地されている。そして、トランジスタＱ１の
コレクタはダイオード接続されたトランジスタ
（以下単にダイオードという）Ｄ３，Ｄ２，Ｄ１
を介して正電源端８に接続されている。この場
合、ダイオードＤ１〜Ｄ３の向きは、図示のよう
に順方向となつている。また同様に、トランジス
タＱ２のコレクタは、順方向のダイオードＤ６，
Ｄ５，Ｄ４を介して正電源端８に接続されてい
る。この場合、ダイオードの順方向電圧降下は約
0.6Vであるから、トランジスタＱ１，Ｑ２の各
コレクタ電位は、正電源電圧をVCCとすれば、
（VCC−1.2V）となる。そして、トランジスタＱ
１，Ｑ２の各エミツタはトランジスタＱ１１，Ｑ
１２の各コレクタに各々接続され、トランジスタ
Ｑ１１，Ｑ１２の各エミツタは各々抵抗１５，１
６（値は共にＲ）を介して負電源端１０に接続さ
れている。また、正電源端８と負電源端９との間
にダイオードＤ１５，Ｄ１６，Ｄ１７，Ｄ１８が
直列に介挿されており、ダイオードＤ１６とＤ１
７との間には、さらに定電流回路７が介挿されて
いる。この結果、ダイオードＤ１６のカソード側
の電位は（VCC−1.2V）に固定され、ダイオード
Ｄ１７のアノード側の電位は、負電源電圧を−
VEEとすれば（−VEE＋1.2V）に固定される。そ
して、前述したトランジスタＱ１１，Ｑ１２の各
ベースは、ダイオードＤ１７のアノードに接続さ
れており、この結果、トランジスタＱ１１，Ｑ１
２は各々定電流源となつている。この場合、抵抗
１５，１６の両端にかかる電圧は、トランジスタ
Ｑ１１，Ｑ１２でのベース、エミツタ間電圧降下
が0.6Vであるから、共に1.2−0.6＝0.6Vとなり、
したがつて、低抗１５，１６を流れる電流の値は
等しくI0＝0.6／Ｒとなる。このように、トラン
ジスタＱ１１，Ｑ１２は各々電流値I0の定電流源
となつている。
次に、３はトランジスタＱ５，Ｑ６から成る差
動トランジスタペアであり、トランジスタＱ５の
エミツタにダイオードＤ７，Ｄ８が順方向に直列
接続され、また、トランジスタＱ６のエミツタに
ダイオードＤ９，Ｄ１０が順方向に直列接続され
ている。そして、これらダイオードＤ８とＤ１０
のカソードを接続することにより、トランジスタ
Ｑ５，Ｑ６のエミツタがダイオードＤ７，Ｄ８お
よびＤ９，Ｄ１０を介して共通接続される構成と
なつている。４は差動トランジスタペア３と同様
に構成されている差動トランジスタペアであり、
トランジスタＱ８，Ｑ７の各エミツタが、各々ダ
イオードＤ１１，Ｄ１２およびＤ１３，Ｄ１４を
介して共通接続されている。また、トランジスタ
Ｑ５，Ｑ７のベースが共通接続された後にトラン
ジスタＱ１のコレクタに接続され、トランジスタ
Ｑ６，Ｑ８のベースがトランジスタＱ２のコレク
タに接続されている。
動トランジスタペアであり、トランジスタＱ５の
エミツタにダイオードＤ７，Ｄ８が順方向に直列
接続され、また、トランジスタＱ６のエミツタに
ダイオードＤ９，Ｄ１０が順方向に直列接続され
ている。そして、これらダイオードＤ８とＤ１０
のカソードを接続することにより、トランジスタ
Ｑ５，Ｑ６のエミツタがダイオードＤ７，Ｄ８お
よびＤ９，Ｄ１０を介して共通接続される構成と
なつている。４は差動トランジスタペア３と同様
に構成されている差動トランジスタペアであり、
トランジスタＱ８，Ｑ７の各エミツタが、各々ダ
イオードＤ１１，Ｄ１２およびＤ１３，Ｄ１４を
介して共通接続されている。また、トランジスタ
Ｑ５，Ｑ７のベースが共通接続された後にトラン
ジスタＱ１のコレクタに接続され、トランジスタ
Ｑ６，Ｑ８のベースがトランジスタＱ２のコレク
タに接続されている。
次に、２はトランジスタＱ３，Ｑ４から成る差
動トランジスタペアであり、トランジスタＱ３の
ベースに入力信号vy（第２信号）が供給され、ト
ランジスタＱ４のベースが接地されている。そし
て、トランジスタＱ３のエミツタが抵抗１１の一
端およびトランジスタＱ１３のコレクタに接続さ
れ、トランジスタＱ４のエミツタが抵抗１１の他
端およびトランジスタＱ１４のコレクタに接続接
続され、また、トランジスタＱ３およびＱ４の各
コレクタが、ダイオードＤ８，Ｄ１０の共通カソ
ード、およびダイオードＤ１２，Ｄ１４の共通カ
ソードに各々接続されている。トランジスタＱ１
３，Ｑ１４は、各々前述したトランジスタＱ１
１，Ｑ１２と同様にベースがダイオードＤ１７の
アノードに接続され、各エミツタが抵抗１７，１
８（値は共にＲ）を介して負電源端９に接続され
ている。したがつて、トランジスタＱ１３，Ｑ１
４は各々電流値I0の定電流源となつている。
動トランジスタペアであり、トランジスタＱ３の
ベースに入力信号vy（第２信号）が供給され、ト
ランジスタＱ４のベースが接地されている。そし
て、トランジスタＱ３のエミツタが抵抗１１の一
端およびトランジスタＱ１３のコレクタに接続さ
れ、トランジスタＱ４のエミツタが抵抗１１の他
端およびトランジスタＱ１４のコレクタに接続接
続され、また、トランジスタＱ３およびＱ４の各
コレクタが、ダイオードＤ８，Ｄ１０の共通カソ
ード、およびダイオードＤ１２，Ｄ１４の共通カ
ソードに各々接続されている。トランジスタＱ１
３，Ｑ１４は、各々前述したトランジスタＱ１
１，Ｑ１２と同様にベースがダイオードＤ１７の
アノードに接続され、各エミツタが抵抗１７，１
８（値は共にＲ）を介して負電源端９に接続され
ている。したがつて、トランジスタＱ１３，Ｑ１
４は各々電流値I0の定電流源となつている。
次に、トランジスタＱ９，Ｑ１０は、各々共通
ベースがダイオードＤ１６のカソードに接続され
ているトランジスタペアであり、各エミツタが抵
抗１２，１３（値は共にＲ／２）を各々介して正
電源端８に接続されている。この場合、トランジ
スタＱ９，Ｑ１０のエミツタ、ベース間電圧降下
を考えれば、抵抗１２，１３の各両端には常に
0.6Vの電圧がかかり、この結果、抵抗１２，１
３には各々値2I0の定電流が流れる。そして、ト
ランジスタＱ９，Ｑ１０の各エミツタは、各トラ
ンジスタＱ３１，Ｑ３２のコレクタに接続され、
トランジスタＱ３１のエミツタはトランジスタＱ
５，Ｑ８の各コレクタに接続され、トランジスタ
３２のエミツタはトランジスタＱ６，Ｑ７の各コ
レクタに接続されている。また、トランジスタＱ
３１，Ｑ３２のベースは共通接続された後にダイ
オードＤ１６のカソードに接続されている。
ベースがダイオードＤ１６のカソードに接続され
ているトランジスタペアであり、各エミツタが抵
抗１２，１３（値は共にＲ／２）を各々介して正
電源端８に接続されている。この場合、トランジ
スタＱ９，Ｑ１０のエミツタ、ベース間電圧降下
を考えれば、抵抗１２，１３の各両端には常に
0.6Vの電圧がかかり、この結果、抵抗１２，１
３には各々値2I0の定電流が流れる。そして、ト
ランジスタＱ９，Ｑ１０の各エミツタは、各トラ
ンジスタＱ３１，Ｑ３２のコレクタに接続され、
トランジスタＱ３１のエミツタはトランジスタＱ
５，Ｑ８の各コレクタに接続され、トランジスタ
３２のエミツタはトランジスタＱ６，Ｑ７の各コ
レクタに接続されている。また、トランジスタＱ
３１，Ｑ３２のベースは共通接続された後にダイ
オードＤ１６のカソードに接続されている。
次に、６は、ダイオードＤ２０と、このダイオ
ードＤ２０のアノードにベースが接続されている
トランジスタＱ１５とから成るカレントミラー回
路であり、ダイオードＤ２０のアノード（カレン
トミラー回路６の入力側）にトランジスタＱ９の
コレクタが接続され、トランジスタＱ１５のコレ
クタにトランジスタＱ１０のコレクタと出力端子
Toutが接続されている。また、ダイオードＤ２
０のカソードと負電源端９との間に抵抗１９が介
挿され、トランジスタＱ１５のエミツタと負電源
端９との間に抵抗２０が介挿されている。上記構
成においては、図から判るように、コレクタ電流
IAとI9の和が2I0となり、また、コレクタ電流IBと
I10の和が2I0となる。また、図に示すRLは負荷抵
抗である。
ードＤ２０のアノードにベースが接続されている
トランジスタＱ１５とから成るカレントミラー回
路であり、ダイオードＤ２０のアノード（カレン
トミラー回路６の入力側）にトランジスタＱ９の
コレクタが接続され、トランジスタＱ１５のコレ
クタにトランジスタＱ１０のコレクタと出力端子
Toutが接続されている。また、ダイオードＤ２
０のカソードと負電源端９との間に抵抗１９が介
挿され、トランジスタＱ１５のエミツタと負電源
端９との間に抵抗２０が介挿されている。上記構
成においては、図から判るように、コレクタ電流
IAとI9の和が2I0となり、また、コレクタ電流IBと
I10の和が2I0となる。また、図に示すRLは負荷抵
抗である。
次に、上述した構成によるこの実施例の動作を
説明する。
説明する。
まず、トランジスタＱ１，Ｑ２の各エミツタ間
に介挿される抵抗１０に流れる電流ixの向きと大
きさは、入力信号vxに応じて変化し、また同様
に、トランジスタＱ３，Ｑ４の各エミツタ間に介
挿される抵抗１１に流れる電流iyの向きと大きさ
は、入力信号vyに応じて変化する。
に介挿される抵抗１０に流れる電流ixの向きと大
きさは、入力信号vxに応じて変化し、また同様
に、トランジスタＱ３，Ｑ４の各エミツタ間に介
挿される抵抗１１に流れる電流iyの向きと大きさ
は、入力信号vyに応じて変化する。
また、上述した回路は、いわゆる電流比例乗算
を基本原理とするものであり、図に示す電流I1〜
I6には以下に示す関係が成り立つ。
を基本原理とするものであり、図に示す電流I1〜
I6には以下に示す関係が成り立つ。
I4／I3＝I1／I2 ……(1)
I6／I5＝I2／I1 ……(2)
また、トランジスタＱ１１〜Ｑ１４が、各々電
流値I0の定電流源となつていることから、 I1＋I2＝2I0 ……(3) I2−I1＝ix ……(4) I3＋I4＋I5＋I6＝2I0 ……(5) （I5＋I6）−（I3＋I4）＝iy ……(6) なる関係が成り立ち、さらに、図から IA＝I3＋I5 ……(7) IB＝I4＋I6 ……(8) なる関係があることが理解できる。そして、上述
した(1)〜(8)式を整理すると、トランジスタＱ３
１，Ｑ３２のコレクタ電流IA，IBは、各々電流
ix，iyの積に対応する値となり、次式に示される
ものとなる。
流値I0の定電流源となつていることから、 I1＋I2＝2I0 ……(3) I2−I1＝ix ……(4) I3＋I4＋I5＋I6＝2I0 ……(5) （I5＋I6）−（I3＋I4）＝iy ……(6) なる関係が成り立ち、さらに、図から IA＝I3＋I5 ……(7) IB＝I4＋I6 ……(8) なる関係があることが理解できる。そして、上述
した(1)〜(8)式を整理すると、トランジスタＱ３
１，Ｑ３２のコレクタ電流IA，IBは、各々電流
ix，iyの積に対応する値となり、次式に示される
ものとなる。
IA＝I0＋ｋ（ix・iy） ……(9)
IB＝I0−ｋ（ix・iy） ……(10)
なお、ｋは定数であり、I0は直流バイアス値で
ある。
ある。
そして、コレクタ電流I9，I10は各々
I9＝2I0−IA ……(11)
I10＝2I0−IB ……(12)
となり、この(11)，(12)式に前記(9)，(10)式を各々代
入
すると、コレクタ電流I9，I10は各々 I9＝I0−ｋ（ix・iy） ……（13） I10＝I0＋ｋ（ix・iy） ……（14） となり、そして、コレクタ電流I9がカレントミラ
ー回路６の入力側（制御側）に供給され、コレク
タ電流I10がカレントミラー回路６の出力側およ
び負荷抵抗RLに供給される。この結果、負荷抵
抗RLには、コレクタ電流I9とI10の差に対応する
電流、すなわち、2ix・iyなる電流が流れる。し
たがつて、出力電圧Voutは、入力信号vxとvyの
積に比例（比例定数は２）する信号となる。な
お、上記説明においては、電流ix，iyが各々図面
左矢印側に流れるときに、その符号を正としてい
る。
入
すると、コレクタ電流I9，I10は各々 I9＝I0−ｋ（ix・iy） ……（13） I10＝I0＋ｋ（ix・iy） ……（14） となり、そして、コレクタ電流I9がカレントミラ
ー回路６の入力側（制御側）に供給され、コレク
タ電流I10がカレントミラー回路６の出力側およ
び負荷抵抗RLに供給される。この結果、負荷抵
抗RLには、コレクタ電流I9とI10の差に対応する
電流、すなわち、2ix・iyなる電流が流れる。し
たがつて、出力電圧Voutは、入力信号vxとvyの
積に比例（比例定数は２）する信号となる。な
お、上記説明においては、電流ix，iyが各々図面
左矢印側に流れるときに、その符号を正としてい
る。
さて、ここで入力信号vxの許容最大値を考え
てみると、ダイオードＤ１〜Ｄ３による順方向電
圧降下は、電流I1の大きさに依らず、常に略1.8
（0.6×３）Ｖであるから、入力信号vxの許容最大
値はVCC−1.8Vとなる。これに対して、トランジ
スタＱ１のコレクタ負荷に低抗を用いたとする
と、この抵抗での電圧降下が電流I1によつて変化
するため、上述のような大きな許容値は、致底得
ることができない。この実施例においては、上述
のように入力信号の許容値も大きいが、出力信号
の許容値も大きくなつている。すなわち、乗算結
果の電流IA，IBは、出力側トランジスタペアＱ
９，Ｑ１０のコレクタ電流を決定し、さらに、こ
のコレクタ電流は、トランジスタペアＱ９，Ｑ１
０に対応して設けられているカレントミラー回路
６により、出力側で電流演算される。この場合、
負荷抵抗RLに生じる両端電圧は、ほぼ電源電圧
の全範囲にわたつて変化可能であり、電源電圧の
利用効率が高くなる。そして、上述の効果は、相
乗され全体として極めて広いダイナミツクレンジ
を得ることができる。
てみると、ダイオードＤ１〜Ｄ３による順方向電
圧降下は、電流I1の大きさに依らず、常に略1.8
（0.6×３）Ｖであるから、入力信号vxの許容最大
値はVCC−1.8Vとなる。これに対して、トランジ
スタＱ１のコレクタ負荷に低抗を用いたとする
と、この抵抗での電圧降下が電流I1によつて変化
するため、上述のような大きな許容値は、致底得
ることができない。この実施例においては、上述
のように入力信号の許容値も大きいが、出力信号
の許容値も大きくなつている。すなわち、乗算結
果の電流IA，IBは、出力側トランジスタペアＱ
９，Ｑ１０のコレクタ電流を決定し、さらに、こ
のコレクタ電流は、トランジスタペアＱ９，Ｑ１
０に対応して設けられているカレントミラー回路
６により、出力側で電流演算される。この場合、
負荷抵抗RLに生じる両端電圧は、ほぼ電源電圧
の全範囲にわたつて変化可能であり、電源電圧の
利用効率が高くなる。そして、上述の効果は、相
乗され全体として極めて広いダイナミツクレンジ
を得ることができる。
また、乗算部を構成している差動トランジスタ
ペア３，４の各エミツタには、順方向のダイオー
ドＤ７〜Ｄ１４が適宜接続されているので、差動
トランジスタペア３，４のエミツタ抵抗が増大
し、SN比が極めて高くなつている。
ペア３，４の各エミツタには、順方向のダイオー
ドＤ７〜Ｄ１４が適宜接続されているので、差動
トランジスタペア３，４のエミツタ抵抗が増大
し、SN比が極めて高くなつている。
また、差動トランジスタペア３，４の各コレク
タは、ダイオードＤ１５，Ｄ１６およびトランジ
スタＱ３１あるいはＱ３２のベース、エミツタ間
を介して正電源端８に接続されているから、その
電位は略VCC−1.8Vにクランプされ、動作が極め
て安定した状態になる。
タは、ダイオードＤ１５，Ｄ１６およびトランジ
スタＱ３１あるいはＱ３２のベース、エミツタ間
を介して正電源端８に接続されているから、その
電位は略VCC−1.8Vにクランプされ、動作が極め
て安定した状態になる。
また、この構成によれば、回路中で使用する能
動素子のほとんどがNPNトランジスタであるか
ら、IC化に極めて適していることが判る。
動素子のほとんどがNPNトランジスタであるか
ら、IC化に極めて適していることが判る。
次に、第２図は、第１図に示す回路の変形例の
構成を示す回路図である。
構成を示す回路図である。
この変形例の構成および動作のほとんどは、前
述した実施例と同様であるので、ここでは詳しく
説明しないが、異なつている点は、ダイオードの
個数を変えて回路の動作点、クランプ電圧を変更
した点、さらに電流比例乗算後の出力の取扱い
方、すなわちトランジスタＱ５，Ｑ８のコレクタ
およびトランジスタＱ６，Ｑ７のコレクタを各々
トランジスタＱ９，Ｑ１０（出力側トランジスタ
ペア）の各エミツタに直接接続し、また、これら
トランジスタＱ９，Ｑ１０の各エミツタに定電流
を供給する構成としてトランジスタＱ２０，Ｑ２
１からなる定電流回路を用いるようにした点であ
る。
述した実施例と同様であるので、ここでは詳しく
説明しないが、異なつている点は、ダイオードの
個数を変えて回路の動作点、クランプ電圧を変更
した点、さらに電流比例乗算後の出力の取扱い
方、すなわちトランジスタＱ５，Ｑ８のコレクタ
およびトランジスタＱ６，Ｑ７のコレクタを各々
トランジスタＱ９，Ｑ１０（出力側トランジスタ
ペア）の各エミツタに直接接続し、また、これら
トランジスタＱ９，Ｑ１０の各エミツタに定電流
を供給する構成としてトランジスタＱ２０，Ｑ２
１からなる定電流回路を用いるようにした点であ
る。
なお上述の説明から明らかなように各部のダイ
オードの個数は、第１図、第２図に示す数に限ら
ず、所定のバイアス条件等を満せば、その数は任
意でよい。
オードの個数は、第１図、第２図に示す数に限ら
ず、所定のバイアス条件等を満せば、その数は任
意でよい。
以上説明したように、この考案によれば、第１
信号が入力される第１差動トランジスタペアと、
この第１差動トランジスタペアの両コレクタと電
源ラインとの間に各々順方向に介挿されるダイオ
ードと、第２信号が入力される第２差動トランジ
スタペアと、エミツタが各々順方向のダイオード
を介して共通接続される第３差動トランジスタペ
アおよび第４差動トランジスタペアと、それぞれ
ベース接地形式で動作し、かつ、ベースが共通接
続される出力側トランジスタと、カレントミラー
回路とを設けるととももに、前記第１差動トラン
ジスタペアの一方のトランジスタのコレクタを前
記第３、第４差動トランジスタペアの各一方のト
ランジスタのベースに接続し、前記第１差動トラ
ンジスタペアの他方のトランジスタのコレクタを
前記第３、第４差動トランジスタペアの各他方の
トランジスタのベースに接続し、また、前記第２
差動トランジスタペアの両トランジスタのコレク
タを前記第３、第４差動トランジスタペアの各エ
ミツタ側に接続された前記ダイオードの各共通接
続点に各々接続し、かつ、前記第３トランジスタ
ペアの一方のトランジスタのコレクタと前記第４
トランジスタペアの他方のトランジスタのコレク
タを共通接続してこの共通コレクタに得られる信
号を前記出力側トランジスタペアの一方のトラン
ジスタのエミツタに供給し、前記第３トランジス
タペアの他方のトランジスタのコレクタと前記第
４トランジスタペアの一方のトランジスタのコレ
クタを共通接続してこの共通コレクタに得られる
前記出力側トランジスタペアの他方のトランジス
タのエミツタに供給し、さらに、前記出力側トラ
ンジスタペアの一方および他方のトランジスタの
各コレクタを前記カレントミラー回路の入力側お
よび出力側に各々接続し、前記カレントミラー回
路の出力側から出力信号を得るようにしたので、
エミツタ抵抗が増大してSN比が極めて高くなり、
かつ、入出力ダイナミツクレンジが広いという効
果を得ることができる。また、同一種の能動素子
を用いて回路を構成することができるので、IC
化に極めて適した利点を得ることができる。
信号が入力される第１差動トランジスタペアと、
この第１差動トランジスタペアの両コレクタと電
源ラインとの間に各々順方向に介挿されるダイオ
ードと、第２信号が入力される第２差動トランジ
スタペアと、エミツタが各々順方向のダイオード
を介して共通接続される第３差動トランジスタペ
アおよび第４差動トランジスタペアと、それぞれ
ベース接地形式で動作し、かつ、ベースが共通接
続される出力側トランジスタと、カレントミラー
回路とを設けるととももに、前記第１差動トラン
ジスタペアの一方のトランジスタのコレクタを前
記第３、第４差動トランジスタペアの各一方のト
ランジスタのベースに接続し、前記第１差動トラ
ンジスタペアの他方のトランジスタのコレクタを
前記第３、第４差動トランジスタペアの各他方の
トランジスタのベースに接続し、また、前記第２
差動トランジスタペアの両トランジスタのコレク
タを前記第３、第４差動トランジスタペアの各エ
ミツタ側に接続された前記ダイオードの各共通接
続点に各々接続し、かつ、前記第３トランジスタ
ペアの一方のトランジスタのコレクタと前記第４
トランジスタペアの他方のトランジスタのコレク
タを共通接続してこの共通コレクタに得られる信
号を前記出力側トランジスタペアの一方のトラン
ジスタのエミツタに供給し、前記第３トランジス
タペアの他方のトランジスタのコレクタと前記第
４トランジスタペアの一方のトランジスタのコレ
クタを共通接続してこの共通コレクタに得られる
前記出力側トランジスタペアの他方のトランジス
タのエミツタに供給し、さらに、前記出力側トラ
ンジスタペアの一方および他方のトランジスタの
各コレクタを前記カレントミラー回路の入力側お
よび出力側に各々接続し、前記カレントミラー回
路の出力側から出力信号を得るようにしたので、
エミツタ抵抗が増大してSN比が極めて高くなり、
かつ、入出力ダイナミツクレンジが広いという効
果を得ることができる。また、同一種の能動素子
を用いて回路を構成することができるので、IC
化に極めて適した利点を得ることができる。
第１図は、この考案の一実施例の構成を示す回
路図、第２図は、同実施例の一変形例の構成を示
す回路図である。 １……差動トランジスタペア（第１差動トラン
ジスタペア）、２……差動トランジスタペア（第
２差動トランジスタペア）、３……差動トランジ
スタペア（第３差動トランジスタペア）、４……
差動トランジスタペア（第４差動トランジスタペ
ア）、５……トランジスタペア（出力側トランジ
スタペア）、６……カレントミラー回路。
路図、第２図は、同実施例の一変形例の構成を示
す回路図である。 １……差動トランジスタペア（第１差動トラン
ジスタペア）、２……差動トランジスタペア（第
２差動トランジスタペア）、３……差動トランジ
スタペア（第３差動トランジスタペア）、４……
差動トランジスタペア（第４差動トランジスタペ
ア）、５……トランジスタペア（出力側トランジ
スタペア）、６……カレントミラー回路。
Claims (1)
- 【実用新案登録請求の範囲】 第１信号が入力される第１差動トランジスタペ
アと、 この第１差動トランジスタペアの両コレクタと
電源ラインとの間に各々順方向に介挿されるダイ
オードと、 第２信号が入力される第２差動トランジスタペ
アと、 エミツタが各々順方向のダイオードを介して共
通接続される第３差動トランジスタペアおよび第
４差動トランジスタペアと、 それぞれベース接地形式で動作し、かつ、ベー
スが共通接続される出力側トランジスタと、 カレントミラー回路とを設けるととももに、 前記第１差動トランジスタペアの一方のトラン
ジスタのコレクタを前記第３、第４差動トランジ
スタペアの各一方のトランジスタのベースに接続
し、前記第１差動トランジスタペアの他方のトラ
ンジスタのコレクタを前記第３、第４差動トラン
ジスタペアの各他方のトランジスタのベースに接
続し、また、前記第２差動トランジスタペアの両
トランジスタのコレクタを前記第３、第４差動ト
ランジスタペアの各エミツタ側に接続された前記
ダイオードの各共通接続点に各々接続し、かつ、
前記第３トランジスタペアの一方のトランジスタ
のコレクタと前記第４トランジスタペアの他方の
トランジスタのコレクタを共通接続してこの共通
コレクタに得られる信号を前記出力側トランジス
タペアの一方のトランジスタのエミツタに供給
し、前記第３トランジスタペアの他方のトランジ
スタのコレクタと前記第４トランジスタペアの一
方のトランジスタのコレクタを共通接続してこの
共通コレクタに得られる前記出力側トランジスタ
ペアの他方のトランジスタのエミツタに供給し、
さらに、前記出力側トランジスタペアの一方およ
び他方のトランジスタの各コレクタを前記カレン
トミラー回路の入力側および出力側に各々接続
し、前記カレントミラー回路の出力側から出力信
号を得ることを特徴とするアナログ乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985013041U JPH0229461Y2 (ja) | 1985-02-01 | 1985-02-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985013041U JPH0229461Y2 (ja) | 1985-02-01 | 1985-02-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133856U JPS61133856U (ja) | 1986-08-21 |
| JPH0229461Y2 true JPH0229461Y2 (ja) | 1990-08-08 |
Family
ID=30496676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985013041U Expired JPH0229461Y2 (ja) | 1985-02-01 | 1985-02-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229461Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166045B1 (en) * | 1984-06-25 | 1988-11-30 | International Business Machines Corporation | Graphics display terminal |
-
1985
- 1985-02-01 JP JP1985013041U patent/JPH0229461Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61133856U (ja) | 1986-08-21 |
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