JPH02294991A - 内部同期型スタティックｒａｍ - Google Patents
内部同期型スタティックｒａｍInfo
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- JPH02294991A JPH02294991A JP1116308A JP11630889A JPH02294991A JP H02294991 A JPH02294991 A JP H02294991A JP 1116308 A JP1116308 A JP 1116308A JP 11630889 A JP11630889 A JP 11630889A JP H02294991 A JPH02294991 A JP H02294991A
- Authority
- JP
- Japan
- Prior art keywords
- control pulse
- precharge
- circuit
- pulse
- pull
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は内部同期型スタティックＲＡＭに関し、特にプ
リチャージ回路、プルダウン回路を備えた構成の内部同
期型スタティックＲＡＭに関する。
リチャージ回路、プルダウン回路を備えた構成の内部同
期型スタティックＲＡＭに関する。
従来、この種の内部同期型スタティックＲ． Ａ Ｍは
、第３図に示すように、アドレス信号ＡＤの変化を検出
して内部同期信号ＩＳＹを発生ずるア１へレス変化検出
部］と、内部同期検出信号Ｔ８Ｙに従ってワーＩ〜線選
択信号Ｘ，か立上る前まてに所定のパルス幅の制御パル
スΦ，，′を発生ずる制御パルス発生回路２Ａと、チッ
プセレク１一信号ＣＳ及び制御バルスΦ２′を入力する
Ｏ Ｒゲート３と、複数のメモリセルＭＣとこれらメモ
リセルＭＣに接続する複数のヒット線対（ヒット線ＢＩ
−， ， Ｂ Ｌ，，により構成されている〉及びワー
１〜線Ｗ Ｌ． Ｉとを備え、ワー１へ線選択信号Ｘｌ
の立」ニリにより選択されたワー１〜線Ｗ Ｌ ｌに接
続するメモリセルＭＣとヒット線対（ Ｂ Ｌ，ｌ ，
Ｂ Ｌ，Ｉ ）とを接続するメモリセルアレイ４と、
１ヘランシスタＱ５１〜Ｑ５３を備え、制御バルスΦ，
′に従ってこの制御パルスΦい′のパルス幅と対応する
期間ヒッ１〜線対（Ｂ Ｌ．ｌ ． Ｂ Ｌ，ｌ ）を
共に等しい所定の電位にプリチャージするプリチャージ
回路５と、データを伝達する第］及び第２の共通データ
ハスＤ＋’３，ＤＢと、１〜ランジスタＱ６１．Ｑ６２
を備え、ヒッ１へ線選択信号Ｙ１により所定のヒット線
対（ Ｂ Ｉ−ｘ ， ｌ’３ ＬＪ ）と第］及び第
２の共通データハスＤＢ ＤＢとを接続する選択回路
６と、１〜ランシスタＱ７１〜Ｑ ７６を備え、制御パ
ルス＜１），，′に従ってこの制御パルスΦ。′のパル
ス幅と対応する期間第１及び第２の共通データハスＤＢ
ＤＢを共に等しい所定の電位にプルダウンするプルダウ
ン回路７と、第１及び第２の共通データハスＤＢ．ＤＢ
のデータを増幅するセンス増幅器８とを有する構成とな
っていた。
、第３図に示すように、アドレス信号ＡＤの変化を検出
して内部同期信号ＩＳＹを発生ずるア１へレス変化検出
部］と、内部同期検出信号Ｔ８Ｙに従ってワーＩ〜線選
択信号Ｘ，か立上る前まてに所定のパルス幅の制御パル
スΦ，，′を発生ずる制御パルス発生回路２Ａと、チッ
プセレク１一信号ＣＳ及び制御バルスΦ２′を入力する
Ｏ Ｒゲート３と、複数のメモリセルＭＣとこれらメモ
リセルＭＣに接続する複数のヒット線対（ヒット線ＢＩ
−， ， Ｂ Ｌ，，により構成されている〉及びワー
１〜線Ｗ Ｌ． Ｉとを備え、ワー１へ線選択信号Ｘｌ
の立」ニリにより選択されたワー１〜線Ｗ Ｌ ｌに接
続するメモリセルＭＣとヒット線対（ Ｂ Ｌ，ｌ ，
Ｂ Ｌ，Ｉ ）とを接続するメモリセルアレイ４と、
１ヘランシスタＱ５１〜Ｑ５３を備え、制御バルスΦ，
′に従ってこの制御パルスΦい′のパルス幅と対応する
期間ヒッ１〜線対（Ｂ Ｌ．ｌ ． Ｂ Ｌ，ｌ ）を
共に等しい所定の電位にプリチャージするプリチャージ
回路５と、データを伝達する第］及び第２の共通データ
ハスＤ＋’３，ＤＢと、１〜ランジスタＱ６１．Ｑ６２
を備え、ヒッ１へ線選択信号Ｙ１により所定のヒット線
対（ Ｂ Ｉ−ｘ ， ｌ’３ ＬＪ ）と第］及び第
２の共通データハスＤＢ ＤＢとを接続する選択回路
６と、１〜ランシスタＱ７１〜Ｑ ７６を備え、制御パ
ルス＜１），，′に従ってこの制御パルスΦ。′のパル
ス幅と対応する期間第１及び第２の共通データハスＤＢ
ＤＢを共に等しい所定の電位にプルダウンするプルダウ
ン回路７と、第１及び第２の共通データハスＤＢ．ＤＢ
のデータを増幅するセンス増幅器８とを有する構成とな
っていた。
次に、この回路の動作について説明する。
第４図はこの回路の動作を説明するための各部信号の波
形図である。
形図である。
内部同期信号ＩＳＹから作られた制御パルスΦ２′は、
外部からのア１’レス信号ＡＤに対応したワード線選択
信号Ｘｌか立」二る前に、ア｝〜レス信号ＡＤ変化後の
一定期間高レヘルとなる。これは、前ザイクルでの読出
しまたは書込みデータによって、あらたに選択されるワ
ー１へ線Ｗ ］−＋ １に接続されたメモリセルＭＣの
データか破壊されるのを防ぐために、予めヒッ１一線Ｂ
ｌ−、， ， Ｂ ｌ、１の電位を共に等しい所定のレ
ベルにするためのものてある。
外部からのア１’レス信号ＡＤに対応したワード線選択
信号Ｘｌか立」二る前に、ア｝〜レス信号ＡＤ変化後の
一定期間高レヘルとなる。これは、前ザイクルでの読出
しまたは書込みデータによって、あらたに選択されるワ
ー１へ線Ｗ ］−＋ １に接続されたメモリセルＭＣの
データか破壊されるのを防ぐために、予めヒッ１一線Ｂ
ｌ−、， ， Ｂ ｌ、１の電位を共に等しい所定のレ
ベルにするためのものてある。
ブリチャーシ回路５には、制御パルスΦ，′とチップイ
ネーフル信号−ご一百のＯＲ信号か入力され、非選択時
及びア１・レス信号Ａ Ｄ変化後の一定期間、ヒット線
Ｂ Ｌ Ｉ， ＋３ Ｌ，＋をブリチャーシする。
ネーフル信号−ご一百のＯＲ信号か入力され、非選択時
及びア１・レス信号Ａ Ｄ変化後の一定期間、ヒット線
Ｂ Ｌ Ｉ， ＋３ Ｌ，＋をブリチャーシする。
ワート線ｊｘ釈信号Ｘ，は、ア１〜レス信号ＡＤか変化
後のヒット線Ｂ Ｌ．， ， Ｂ ｉ−，のプリチャー
ジ完了後に立−ヒリ、メモリセルＭＣのデータかヒツ１
〜線Ｂ ＬＪ ， Ｂ Ｌ．ｌへと伝達される。
後のヒット線Ｂ Ｌ．， ， Ｂ ｉ−，のプリチャー
ジ完了後に立−ヒリ、メモリセルＭＣのデータかヒツ１
〜線Ｂ ＬＪ ， Ｂ Ｌ．ｌへと伝達される。
ビット線ｊＫ択信号￥１は選択回路６に入力され、外部
からのアトレス信号ＡＤに対応したヒッＩ〜線対（Ｂ
Ｌ．，１ ． １３Ｌ−Ｊ）を共通データバスＤＢ．Ｄ
Ｂに接続する。
からのアトレス信号ＡＤに対応したヒッＩ〜線対（Ｂ
Ｌ．，１ ． １３Ｌ−Ｊ）を共通データバスＤＢ．Ｄ
Ｂに接続する。
制御バルスΦ，′はブルタウン制御信号でもあり、プル
ダウン回路７に入力されてヒット線対（ＢＬ１． ＢＬ
Ｊ ）のブリチャーシと同時に共通データハスＤＢ，Ｉ
）Ｈのプルダウンが行われ、さらに選択回路６を介して
ヒッＩ〜線Ｂ Ｌ ，ｌ ， Ｂ Ｌ ，１の上昇も抑
えられる。
ダウン回路７に入力されてヒット線対（ＢＬ１． ＢＬ
Ｊ ）のブリチャーシと同時に共通データハスＤＢ，Ｉ
）Ｈのプルダウンが行われ、さらに選択回路６を介して
ヒッＩ〜線Ｂ Ｌ ，ｌ ， Ｂ Ｌ ，１の上昇も抑
えられる。
？ー１・線）Ｘ択信号ＸＩか立上ってヒツ｝〜線１３Ｌ
，＋ ， Ｂ Ｉ−Ｊに伝達されたメモリセリＭＣのデ
ータは、ヒット線Ｂ ＬＪ ． Ｂ Ｌ，ｌからｊπ択
回路６を介して共通データハス１ＤＢ，Ｉ）Ｂへ伝達さ
れ、センス増幅器８て増幅されさらに出力制御回路出力
端子を介して外部に読出され、読出し動作か完了する。
，＋ ， Ｂ Ｉ−Ｊに伝達されたメモリセリＭＣのデ
ータは、ヒット線Ｂ ＬＪ ． Ｂ Ｌ，ｌからｊπ択
回路６を介して共通データハス１ＤＢ，Ｉ）Ｂへ伝達さ
れ、センス増幅器８て増幅されさらに出力制御回路出力
端子を介して外部に読出され、読出し動作か完了する。
上述したヒッ１〜線Ｂ Ｌｊ ， Ｂ Ｉ−Ｊと共通デ
ータハスＤＢ ＤＢのプルダウンは、次に説明する状
況下で有効となる。
ータハスＤＢ ＤＢのプルダウンは、次に説明する状
況下で有効となる。
前ザイクルでの電源電圧をＶＣＣＩ、本ザイクルでの電
源電圧をＶＣＣ２とし、Ｖ ＣＣＩ ＞ Ｖ ＣＣ２と
なった場合を想定する。
源電圧をＶＣＣ２とし、Ｖ ＣＣＩ ＞ Ｖ ＣＣ２と
なった場合を想定する。
前ザイクルにおいてチップイネーフル信号ＣＳが高レヘ
ルになりスタン１〜ハイ状態て待機している時、ブリチ
ャーシ回路５か動作してヒツ｝〜線ＢＬＪ，ＢＬ，と、
選択回路６を介して共通データハスＤＢ，ＤＢとを（Ｖ
ｃｏ＋ 一ＶＴ ）の電位にする。こ１二てＶ。は、１
〜ランシスタＱ５１，Ｑ５■Ｑ６＋． Ｑｒ＋２の閾値
電圧である。
ルになりスタン１〜ハイ状態て待機している時、ブリチ
ャーシ回路５か動作してヒツ｝〜線ＢＬＪ，ＢＬ，と、
選択回路６を介して共通データハスＤＢ，ＤＢとを（Ｖ
ｃｏ＋ 一ＶＴ ）の電位にする。こ１二てＶ。は、１
〜ランシスタＱ５１，Ｑ５■Ｑ６＋． Ｑｒ＋２の閾値
電圧である。
？の後、電源電圧かＶ。Ｃ．ｌがらＶ。ｃ２に下降する
と、１一ランシスタＱ５１． Ｑ５２． Ｑ６＋． Ｑ
６２は全てオフとなり、ヒッ１・線ＢＬ，．，ＢＬｊ及
び共通データハスＤＢ，ＤＢはフローテインク状態とな
り、その電位は（ＶＣＣＩ ＶＴ）のまま維持される
。
と、１一ランシスタＱ５１． Ｑ５２． Ｑ６＋． Ｑ
６２は全てオフとなり、ヒッ１・線ＢＬ，．，ＢＬｊ及
び共通データハスＤＢ，ＤＢはフローテインク状態とな
り、その電位は（ＶＣＣＩ ＶＴ）のまま維持される
。
１〜ランシスタＱ ６１ ， Ｑ （． ２はビッ１一
線Ｂ ＋−、Ｉ，ＢＬ ｊまたは共通データハスＤＢ，
ＤＢが（ＶＣＣ２ＶＴ）まで下降し７なけれはオンしな
いため、プルダウン回路７を具備しない時には、ヒッ１
へ線Ｂ Ｌ，ｌ ， Ｉ−３ ＬＪかメモリセルＭＣの
情報によって（ Ｖ ＣＣ２ Ｖ Ｔ ）まで干降し
てはしめて共通データハスＤＢ，ＤＢにデータが伝達さ
れ始める。このためアクセス遅れや読出し誤動作が生し
るという不具合か発生ずる。
線Ｂ ＋−、Ｉ，ＢＬ ｊまたは共通データハスＤＢ，
ＤＢが（ＶＣＣ２ＶＴ）まで下降し７なけれはオンしな
いため、プルダウン回路７を具備しない時には、ヒッ１
へ線Ｂ Ｌ，ｌ ， Ｉ−３ ＬＪかメモリセルＭＣの
情報によって（ Ｖ ＣＣ２ Ｖ Ｔ ）まで干降し
てはしめて共通データハスＤＢ，ＤＢにデータが伝達さ
れ始める。このためアクセス遅れや読出し誤動作が生し
るという不具合か発生ずる。
これに対し、フ゜ルタウン回路７を具備している場合は
、ワー１〜線Ｂ Ｉ−． ，ｌ ， Ｂ ］．．−＋
，Ｉが上昇する前にヒッ１〜線Ｂ Ｌ， ， Ｂ Ｌ，
及び共通データバスＤＢ，ＤＢを（ＶＣＣ２ ＶＴ）
以下に下降させるため、トランシスタＱ６＋．Ｑ６■は
ずみやがにオンし、この様な不具合は生じない。
、ワー１〜線Ｂ Ｉ−． ，ｌ ， Ｂ ］．．−＋
，Ｉが上昇する前にヒッ１〜線Ｂ Ｌ， ， Ｂ Ｌ，
及び共通データバスＤＢ，ＤＢを（ＶＣＣ２ ＶＴ）
以下に下降させるため、トランシスタＱ６＋．Ｑ６■は
ずみやがにオンし、この様な不具合は生じない。
しかしなから、」二連１〜た従来の内部同期型スタティ
ックＲ Ａ． Ｍは、ヒッ１〜線Ｂ Ｌ，ｌ ， Ｂ
ＬＪのプリチャージと、共通データハスＤＢ，ＤＢのプ
ルダウンとがほぼ同時に行なわれている楢成となってい
るので、特に電源電圧か変動しない場合は必要以上にヒ
ット線Ｂ Ｌ．Ｊ ， Ｂ Ｌ，ｌ電位を下降させてし
まい、このなめ、木来プリチャージを行ってメモリセル
ＭＣのデータの破壊を防ぐという目的に反し、メモリセ
ルＭＣのデータ破壊を起し易い状況を作ってしまうとい
う欠点かある。通常、メモリセルＭＣのデータの破壊は
、ビッ１〜線ＢＬ，，ＢＬ，の電位が電源電圧の約１／
２程度以下になると生し易くなり、特に電源電圧か低い
時にその現象は顕著となる。
ックＲ Ａ． Ｍは、ヒッ１〜線Ｂ Ｌ，ｌ ， Ｂ
ＬＪのプリチャージと、共通データハスＤＢ，ＤＢのプ
ルダウンとがほぼ同時に行なわれている楢成となってい
るので、特に電源電圧か変動しない場合は必要以上にヒ
ット線Ｂ Ｌ．Ｊ ， Ｂ Ｌ，ｌ電位を下降させてし
まい、このなめ、木来プリチャージを行ってメモリセル
ＭＣのデータの破壊を防ぐという目的に反し、メモリセ
ルＭＣのデータ破壊を起し易い状況を作ってしまうとい
う欠点かある。通常、メモリセルＭＣのデータの破壊は
、ビッ１〜線ＢＬ，，ＢＬ，の電位が電源電圧の約１／
２程度以下になると生し易くなり、特に電源電圧か低い
時にその現象は顕著となる。
本発明の１」的は、電源電圧か変動してもメモリセルの
データの破壊を防止することができる内部同期型スタテ
ィックＲＡＭを提供することにある。
データの破壊を防止することができる内部同期型スタテ
ィックＲＡＭを提供することにある。
本発明の内部同期型スタティックＲＡＭは、ア１〜レス
信号の変化を検出して内部同期信号を発生するアトレス
変化検出部と、前記内部同期信号に従ってワー１〜線選
択信号か立上る前までに、所定のパルス幅のプルダウン
制御パルスと前縁かこのプルダウン制御パルスとほぼ同
時て後縁かこのプルダウン制御パルスの後縁より後まで
続くパルス幅のプリチャージ制御信号とを発生ずる制御
パルス発生回路と、複数のメモリセルとこれらメモリセ
ルに接続する複数のビッ１〜線対及びワート線とを備え
、前記ワード線選択信号の立上りにより選択されなワー
ト線に接続するメモリセルと前記ビット線対とを接続す
るメモリセルアレイと、前記プリチャージ制御パルスに
従ってこのブリヂャージ制御パルスのパルス幅と対応す
る期間前記ビッ１一線対をプリチャージするプリヂャー
ジ回路と、データを伝達する第１及び第２の共通データ
ハスと、ビット線選択信号により所定のヒット線対と前
記第１及び第２の共通データハスとを接続する選択回路
と、前記プルダウン制御パルスに従ってこのプルダウン
制御パルスのパルス幅と対応する期間萌記第１及び第２
の共通データハスをプルダウンするプルダウン回路とを
有している。
信号の変化を検出して内部同期信号を発生するアトレス
変化検出部と、前記内部同期信号に従ってワー１〜線選
択信号か立上る前までに、所定のパルス幅のプルダウン
制御パルスと前縁かこのプルダウン制御パルスとほぼ同
時て後縁かこのプルダウン制御パルスの後縁より後まで
続くパルス幅のプリチャージ制御信号とを発生ずる制御
パルス発生回路と、複数のメモリセルとこれらメモリセ
ルに接続する複数のビッ１〜線対及びワート線とを備え
、前記ワード線選択信号の立上りにより選択されなワー
ト線に接続するメモリセルと前記ビット線対とを接続す
るメモリセルアレイと、前記プリチャージ制御パルスに
従ってこのブリヂャージ制御パルスのパルス幅と対応す
る期間前記ビッ１一線対をプリチャージするプリヂャー
ジ回路と、データを伝達する第１及び第２の共通データ
ハスと、ビット線選択信号により所定のヒット線対と前
記第１及び第２の共通データハスとを接続する選択回路
と、前記プルダウン制御パルスに従ってこのプルダウン
制御パルスのパルス幅と対応する期間萌記第１及び第２
の共通データハスをプルダウンするプルダウン回路とを
有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図てある。
この実施例か第３図に示された従来の内部同期型スタテ
ィックＲＡＭと相違する点は、制御パルス発生回路２か
らブリヂャーシ回路５及びプルダウン回路７へ供給する
制御パルスを、アドレス変化検出部］からの内部同期信
号］’ＳＹに従ってワード線選択信号ＸＩか立上る前ま
でに、プルダウン回路７に対しては、所定のパルス幅の
プルダウン制御パルスΦＤとして供給し、プリヂャーシ
回路５に対しては、前縁がプルダウン制御パルスΦＤと
ほぼ同時で後縁かプルダウン制御パルスΦＤの後縁より
後まて続くパルス幅のブリチャー］ ０ シ制御パルスΦ１として供給し、プルダウンとほほ同時
にプリチャージか行なわれた後も更にブリヂャーシを一
定期間続行するようにした点にある。
ィックＲＡＭと相違する点は、制御パルス発生回路２か
らブリヂャーシ回路５及びプルダウン回路７へ供給する
制御パルスを、アドレス変化検出部］からの内部同期信
号］’ＳＹに従ってワード線選択信号ＸＩか立上る前ま
でに、プルダウン回路７に対しては、所定のパルス幅の
プルダウン制御パルスΦＤとして供給し、プリヂャーシ
回路５に対しては、前縁がプルダウン制御パルスΦＤと
ほぼ同時で後縁かプルダウン制御パルスΦＤの後縁より
後まて続くパルス幅のブリチャー］ ０ シ制御パルスΦ１として供給し、プルダウンとほほ同時
にプリチャージか行なわれた後も更にブリヂャーシを一
定期間続行するようにした点にある。
従って、第２図に示すように、−・度下降したビッ１一
線Ｂ Ｉ−，， Ｂ Ｌ Ｊの電位は再び上昇するので
、ワード線選択信号Ｘ１が立−１−った時にヒッ１・線
ＢＬＪ．ＢＬＪの電位か低下しすきとなることがなくな
り、メモリセルＭＣのデータの破壊を防止することかで
きる。
線Ｂ Ｉ−，， Ｂ Ｌ Ｊの電位は再び上昇するので
、ワード線選択信号Ｘ１が立−１−った時にヒッ１・線
ＢＬＪ．ＢＬＪの電位か低下しすきとなることがなくな
り、メモリセルＭＣのデータの破壊を防止することかで
きる。
またこのためプルダウン回路７の１〜ランシスタの能力
を大きくすることかできるので、電源変動時のアクセス
遅れ、読出し誤動作に対しても効果かある。
を大きくすることかできるので、電源変動時のアクセス
遅れ、読出し誤動作に対しても効果かある。
以上説明したように本発明は、ヒッ１一線をほぼ同時に
プリチャージ，プルダウンした後も一定期間ブリヂャー
シを続行する構成とすることにより、ピッ｝一線の電位
か低下しすきるのを防止することかてきるのて、メモリ
セルの情報の破壊を防止することかできる効果かある。
プリチャージ，プルダウンした後も一定期間ブリヂャー
シを続行する構成とすることにより、ピッ｝一線の電位
か低下しすきるのを防止することかてきるのて、メモリ
セルの情報の破壊を防止することかできる効果かある。
【図面の簡単な説明】
第１図及び第２図はそれぞれ本発明の〜実施例の回路図
及びこの実施例の動作を説明するためσ）各部信号の波
形図、第３図及び第４図はそれそれ従来の内部同期型ス
タティックＲＡＭの回路図及びこの内部同期型スタティ
ックＲ． Ａ Ｍの動作を説明するための各部信号の波
形図である。 ］・・ア１−レス変化検出部、２，２Ａ・・・制御パル
ス発生回路、３・ＯＲゲー１〜、４・メモリセルアレイ
、５・・プリチャージ回路、６・・・選択回路、７・・
・プルダウン回路、８・センス増幅器、ＢＬＪ，ＢＬＪ
・・ヒット線、ＤＢ，ＤＢ・・共通データハス、Ｍ
Ｃ・メモリセル、Ｑ５１〜ＱｑａＱ６１． Ｑ６２．
Ｑ７＋−′−Ｑ７６・１ヘランシスタ、Ｗ Ｉ− ．・
ワー１〜線。
及びこの実施例の動作を説明するためσ）各部信号の波
形図、第３図及び第４図はそれそれ従来の内部同期型ス
タティックＲＡＭの回路図及びこの内部同期型スタティ
ックＲ． Ａ Ｍの動作を説明するための各部信号の波
形図である。 ］・・ア１−レス変化検出部、２，２Ａ・・・制御パル
ス発生回路、３・ＯＲゲー１〜、４・メモリセルアレイ
、５・・プリチャージ回路、６・・・選択回路、７・・
・プルダウン回路、８・センス増幅器、ＢＬＪ，ＢＬＪ
・・ヒット線、ＤＢ，ＤＢ・・共通データハス、Ｍ
Ｃ・メモリセル、Ｑ５１〜ＱｑａＱ６１． Ｑ６２．
Ｑ７＋−′−Ｑ７６・１ヘランシスタ、Ｗ Ｉ− ．・
ワー１〜線。
Claims (1)
- アドレス信号の変化を検出して内部同期信号を発生する
アドレス変化検出部と、前記内部同期信号に従ってワー
ド線選択信号が立上る前までに、所定のパルス幅のプル
ダウン制御パルスと前縁がこのプルダウン制御パルスと
ほぼ同時で後縁がこのプルダウン制御パルスの後縁より
後まで続くパルス幅のプリチャージ制御信号とを発生す
る制御パルス発生回路と、複数のメモリセルとこれらメ
モリセルに接続する複数のビット線対及びワード線とを
備え、前記ワード線選択信号の立上りにより選択された
ワード線に接続するメモリセルと前記ビット線対とを接
続するメモリセルアレイと、前記プリチャージ制御パル
スに従ってこのプリチャージ制御パルスのパルス幅と対
応する期間前記ビット線対をプリチャージするプリチャ
ージ回路と、データを伝達する第１及び第２の共通デー
タバスと、ビット線選択信号により所定のビット線対と
前記第１及び第２の共通データバスとを接続する選択回
路と、前記プルダウン制御パルスに従ってこのプルダウ
ン制御パルスのパルス幅と対応する期間前記第１及び第
２の共通データバスをプルダウンするプルダウン回路と
を有することを特徴とする内部同期型スタティックＲＡ
Ｍ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116308A JPH0814989B2 (ja) | 1989-05-09 | 1989-05-09 | 内部同期型スタティックｒａｍ |
| US07/520,943 US5047984A (en) | 1989-05-09 | 1990-05-09 | Internal synchronous static RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116308A JPH0814989B2 (ja) | 1989-05-09 | 1989-05-09 | 内部同期型スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294991A true JPH02294991A (ja) | 1990-12-05 |
| JPH0814989B2 JPH0814989B2 (ja) | 1996-02-14 |
Family
ID=14683790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116308A Expired - Lifetime JPH0814989B2 (ja) | 1989-05-09 | 1989-05-09 | 内部同期型スタティックｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5047984A (ja) |
| JP (1) | JPH0814989B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463581A (en) * | 1993-08-26 | 1995-10-31 | Nec Corporation | Memory in which improvement is made as regards a precharge operation of data readout routes |
| US6331959B1 (en) | 1999-03-17 | 2001-12-18 | Nec Corporation | Semiconductor memory device and control method thereof |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
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