JPH02294992A - スタテイツクメモリセル - Google Patents

スタテイツクメモリセル

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JPH02294992A
JPH02294992A JP2104376A JP10437690A JPH02294992A JP H02294992 A JPH02294992 A JP H02294992A JP 2104376 A JP2104376 A JP 2104376A JP 10437690 A JP10437690 A JP 10437690A JP H02294992 A JPH02294992 A JP H02294992A
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ハンスユルゲン、マタウシユ
Bernhard Hoppe
ベルンハルト、ホツペ
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ゲルト、ノイエンドルフ
Doris Schmitt-Landsiedel
ドリス、シユミツトラントジーデル
Hans-Joerg Pfleiderer
ハンスイエルク、プフライデラー
Maria Wurm
マリア、ヴルム
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明はスタティックメモリセルに関するものである
。
〔従来の技術〕
ＭＯＳメモリは高い集積度を有する集積回路に属し、そ
の情報記憶の形式に応して下記の主なグループ、すなわ
ちグイナミソク情報記憶を存ずるＭＯＳメモリ、スタテ
ィンク情報記憶を有するＭＯＳメモリおよび不揮発性情
報記憶を存ずるＭＯＳメモリに分類され得る。いまの場
合にｉ＊：　Ｍ　Ｏ　Ｓメモリのまんなかのグループ、
すなわちスタティックメモリが特に関心の対象である。
この場合、メモリセル内に書込まれた情報が記憶され、
その際にこれらの情報はそれらのいったんセソＩ・され
た状態を、供給電圧が断たれるまで、または他の理由か
らもはやメモリセルにとどまる必要かなくなるまで、持
続する。スタティックメモリセルの構成は種々のＭＯＳ
技術により可能である。この場合、ＣＭＯＳテクノロジ
ーが低損失の技術である点で特に有利であることか判明
している。刊行物“集積ＭＯＳ回路（Ｉｎｔｅｇｒｉｅ
ｒｔｅ　ＭＯＳ−Ｓｃｈａｌｔｕｎｇｅｎ）　”　、ハ
ー・ウアイス（ｌｌ．Ｗｅｉｓｓ）　、カー・ホーニン
ガー（Ｋ．ｌＩｏｒｎｉｎｇｅｒ）著、スプリンガー出
版、１９８２年、第２２９頁、第４．　７　３　ｃ．図
にＣＭＯＳ技術による１つの卯型的な６１一ランジスタ
−メモリセルが示されている。それは１つの交叉接続さ
れたフリソプフロノプから成っており、その際に２つの
選沢Ｉ・ランシスタが両データ線とメモリ節点との間の
接続を形成している。６トランジスターメモリセルは読
出しおよび書込みの際にワド線を介してアドレス指定さ
れ、またデータ線に接続される。左側のメモリ節点が裁
準電位に接続されているか供給電圧の電位に接続されて
いるかに応じて、メモリセル内に論理”０″または“ビ
が記憶されている。両方の場合に横電流は供給電圧と基
準電位との間にメモリセルを通って流れない。なぜなら
ば、両フリップフロップ技路のなかで１・ランジスタの
一方は阻止状態に、他方は導通状態にあるからである。
この形式の装置では、１つのメモリセルの読出しの際に
その状態が一方または憔方のメモリ節点からデータ線へ
の電荷伝達により変更される危険がある。従って、選択
トランジスタの幅はメモリフリソプフロンプ内のｎチャ
ネルトランジスタに比較して過大に選定されてはならな
い。他方において選択｝・ランジスタの幅は、書込みを
可能にするため、メモリーフリップフロソプ内のｐチャ
ネルトランジスタに比較しては十分に大きくなければな
らない。これらのｐチャ名ルトランシスクはセル情報を
スタティックに保持する役割をし、また最小のチャネル
幅に選定され得る。対称な６１・ランジスタ−セルの選
定の際の元来の要求は、このようなメモリセルの設計の
ために詳細なノイズイミュニティ解析が特にテクノロジ
ー変動の影響に関して必要であるごとに通ずる。現存の
設計はテクノロジー−パラメータの変化の際、寸法的に
小さくされたジオメ１・リ　（収縮）への変換の際およ
び供給電圧の変化の際に再検査され、また一般に変更さ
れなければならない。加えて選択トランジスタの幅の制
限は達成可能な速度を制限する。
６１−ランジスタ−メモリセルを有ずる通常のスタティ
ソク半導体メモリではしばしば、選択されないデータ線
が１つの固定電位に予充電される。１つの書込みアクセ
スの後に、書込めに利用されたデータ線対か、これらの
画線の間の電荷等化により書込み回復時間を短縮するた
め、追加的に１つの１・ランジスタを介して接続される
。しかし、この対策によりノイズイミ１ニティおよび速
度と同時にアクセス時間も高められる。前記刊行物の第
２４４〜２４５頁にはさらに、書込みの際のセル信号の
迅速な認識のためにデータ線が一般に１つの差動増幅器
に導かれることが記載されている。
差動増幅器のなかでこれらの両データ線の放電が認識さ
れる。評価は、データ線がまだ論理レヘルに達しておら
ずに最初に数１００ｍＶの電位差を有する１つの時点で
行われる。しかし、こうして得られる時間節約は、大き
い面積を占有し、またメモリセルのようにテクノロジー
に起因する動作点の変動に影響されやすいアナログ回路
の使用により購われる。
〔発明が解決しようとする課題〕
本発明の課題は、従来の技術にくらべて短縮されたアク
セスおよび書込み回復時間を有し、周辺回路に対してわ
ずかな寸法しか必要としない、ＣＭＯＳテクノロジーに
よるメモリセルに対ずる改良ざれた回路を提供すること
である。
〔課題を解決するだめの手段〕
ごの課題は、本発明によれば、請求項１および５の特徴
部分に記載の手段により解決される。
請求項２ないし４およひ６ないし］０には木発明による
メモリセルの好ましい構成があげられている。
〔実施例〕
以下、図面により本発明を一層詳細に説明する。
第６図には、相補性チャネル技術（ＣＭＯＳテクノロジ
ー）によるスクティンクメモリに対する従来のメモリセ
ルが示されている。それは両インバータＩ１およびＩ２
から形成される１つの交叉結合されたフリンプフトンプ
を含んでいる。データ線Ｄ，Ｄ’を介してメモリセルに
対ずる情報が看込まれまたは読出され、またワード線Ｗ
を介してメモリセルか駆動される。たとえばメモリ節点
１への書込め過程の際に０■の電圧が与えられると、ｎ
ヂャネル電界効果トランジスタＮ１はｌ引止し、他方に
おいてｎチャネル電界効果１・ランジスクＮ２は導通ず
る。その後にメモリ節点１にｉ；Ｉ：　０■の電圧が与
えられており、他力においてメモリ節点２には供給電圧
ＶＤＤに一致する電圧が与えられている。選択１・ラン
ジスタＮ３およびＮ４の阻止の際にフリンプフロンブは
その定められた状態にとどまり、逆の電圧レヘルをデー
タ線Ｄ，Ｄ’に与えられる際および選択トランジスタＮ
３、Ｎ４の導通の際に初めて他方の状態に反転する。同
しくメモリ節点１および２におｉＪる電位の確認により
メモリセルの状態が読まれる。相補性チャネル技術の使
用によりメモリセルの損失電力は可能なかぎり小さく保
たれる。両安定状態でｎチャネル電界効果Ｉ・ランジス
タＮ１およびｐチャネル電界効果トランジスタＰ２のみ
もしくはＰチャ不ル電界効果１・ランジスタＰ１および
ｎチャ不ル電界効果トランジスタＮ２が開かれた状態に
とどまる。
従って、切換過程の際にのみ横電流が流れる。
詳細には第６図によるメモリセルは下記のように構成さ
れている。インバータＩ１は１つのｎチャネル電界効果
トランジスタＮ１および１つのｐチャネル電界効果トラ
ンジスタＰ１を含んでおり、他方において第２のインハ
ークＩ２はｎチャネル電界効果１・ランジスタＮ２およ
びｐヂャ不ル電界効果トランジスタＰ２を含んでいる。
両ｐチャネル電界効果トランジスタＰ１およびＰ２は各
１つの第１の端子で供給電圧Ｖ　ＤＤと接続されており
、他方において両ｎチャネル電界効果トランシスクＮ１
およびＮ２の各第１の端子は基準電位と接続されている
。第１のインバータ１１の入力端はＰ１およびＮ１の両
ゲート端子により形成されており、またｎチャネル選択
トランジスタＮ３を介してデータ線Ｄと接続されている
。第１のインハークＩ１の出力端はそれぞれｐチャヱル
電界効果ｉ一ランジスタＰ１およびｎチャネル電界効果
１・ランジスタＮ１の第２の端子により形成され、また
ｎチャネル選択トランジスタＮ４を介して逆データ線Ｄ
′と接続されている。第２のインバータＩ２はそのＰ２
およびＮ２の両ケー１・端子から形成される入力端でイ
ンバータ■１の出力５ｉｉＡと接続されており、他方に
おいてＰ２の第２の端子およびＮ２の第２の端子により
形成されるＩ２の出力端はインハークＩ１の入力端と接
続されている。情報を記憶するためメモリセルは２つの
メモリ節点１および２を含んでおり、その際にメモリ節
点１はインバータ■２の出力端とインバータ■１の入力
端との間の導通接続から形成され、またメモリ節点２は
インバータ１２の出力端とインハークＩ２の入力端との
間の導通接続から形成される。ワード線Ｗは選択トラン
ジスタＮ３およびＮ４の両ゲート端子と接続されており
、またか書込みおよび読出しの場合に両選択１・ランジ
スタを能動化する。
トランジスタＮ１およびＮ２、ＰＩおよびＰ２ならびに
Ｎ３およびＮ４は対として等しく設計されている。前記
のように、選択１・ランジスクＮ３およびＮ４の中畠は
メモリーフリソフ゜フロ・ンフ゜Ｎ１およびＮ２内のｎ
チャネルトランジスタに比較して過大に選定されてはな
らない。他方において選択トランシスタの幅は、書込み
を可能にするため、ｐチャネルトランジスタＰ１および
Ｐ２に比較しては十分に大きくな＆Ｊればならない。こ
の際、Ｐ１およびＰ２はセル情報をスタティックに保持
する役割をし、また最小のチャネル幅に選定され得る。
例としてＷ（Ｎｌ）：Ｗ（Ｎ３）：Ｗ（ＰＩ）一Ｉ．５
　：　ｌ．　：　１に選定され得る。
第１図には、別々の書込みおよび続出しワード線および
別々の書込みおよび涜出しデータ線を有する木発明によ
る６　１−ランジスタ−メモリセルか示されている。そ
れは回路技術的な観点で第６図に示されているメモリセ
ルと、書込めおよび読出しのための２つのワード線ＷＬ
およびＷＳの存在と選択トランジスタＮ３’およびＮ４
’の端子接続により異なっている。第６図中のメモリセ
ルと異なり、それぞれ書込みのためのデータ線ＤＳおよ
び読出しのためのデータ線Ｉ）　Ｌが使用される。
この際、両インバータ１１’およびＴ２’　の接続は前
記のメモリセルのように行われる。インバータＩ１′　
はρチャ不ル電界効果ｌ・ランジスタＰ１′およびｎチ
ャネル電界効果１−ランシスタＮｌ’を、また帰還結合
されたインバータ１２’　はｐチャネル電界効果トラン
ジスタＰ２’およびｎチャ矛ル電界効果トランジスタＮ
２’を含んでいる。両インバータは供給電圧ＶＤＤと基
準電位、この場合には接地電位との間に接続されている
。ｎチャ不ル選択トランジスタＮ３’は書込みデータ線
ＤＳと第１のインバータ１１′の入力端および帰還結合
された第２のインバータＩ２’の出力端との間の接続を
形成し、またｎチャネル選択トランジスタＮ４’　は読
出しデータ線Ｄ　Ｌを第１のインノ＼ータＴｌ’の出力
端および帰還結合されたインバータ１２’の入力端と接
続する。メモリセルへの情報の書込みのための選択トラ
ンジスタＮ３’はそのゲート端子で書込みワード線ＷＳ
と接続されており、他方においてメモリセルからデータ
を読出しデータ線ＤＬ」二に読出す役割をする選択トラ
ンジスタＮ４’はそのゲート端子で読出しワード線ＷＬ
と接続されている。
書込みは本発明による６トランジスターメモリセルでは
書込みデータ線ＤＳから、書込みワード線ＷＳにより駆
動される書込み選択トランジスタＮ３’を介して行われ
る。読出しデータ線Ｄ　Ｌ上への読出しは読出しワード
線ＷＬにより駆動される読出し選択トランジスタＮ４’
を介して行われる。Ｎｌ’およびＰ１′から形成される
インバータＩ１′からセル信号が読出し選択トランジス
タＮ４’を介して読出しデータ線ＤＬＪ＝に読出される
。
本発明による６１・ランジスタ−メモリセルではメモリ
セルの両論理状態が読出しデータ線ＤＩ、を介して読出
される。従って、第１のインバータ１１′内のｐチャネ
ル１・ランジスタＰ１′は、読出しデータ線ＤＬを充電
し得るように、十分に広く設計されなければならない。
Ｎ２’およびＰ２’から形成されるインハーク■２′は
ここで、セル情報をスタティンクに保持するため、帰還
結合としての役割をする。従って、これらの両電界効果
ｌ・ランシスタぱ最小のチャネル幅および最小のチャネ
ル長さで設計されなければならない。両インハークＩ１
′および１２′にこの非対称性が存在するので、セルは
従来の技術によるメモリセルよりも読出しの際の情報損
失に対して木質的に強い。
続出しデータ線ＤＩ一の予充電はごのメモリセルでは必
要でない。読出し選１尺トランジスタＮ４’のチャネル
幅は第１のインバータ１１′内のｎチャネル電界効果ト
ランジスタＮｌ’に比較して通常の６トランジスターセ
ルの場合よりも大きく選定され得るので、読出しデータ
線ＤＬがより迅速に制御される。Ｎ１′、Ｐ１′および
Ｎ４’のチャネル幅の選定によりメモリセルの読出しの
際の速度が、必要とされる面積需要と交換され得る。読
出しデータ線ＤＬのキャパシティが、特に小さいメモリ
またはハイアラーキーアーキテクチｊ−アを有するメモ
リにおいて生ずるように過大にならないかぎり、それに
よってより短い読出しアクセス時間が達成され得る。こ
の際に読出しデータ線の処置が必要でないので、予充電
が書込みおよび読出しの際のアクセス時間の部分として
考慮に入れられなくてよい。
セル信号の認識のために第１図によるメモリセル内には
高価で故障しやすい続出し増幅器が必要でない。なぜな
らば、インバータまたは簡単な１段のコンパレータ回路
でセル信号の評価の際に十分であるからである。これに
より再びテクノロジー的変動に対するノイスイミュニテ
イが高められ、また寸法的に小さくされたジオメ１・リ
　（収縮）への変換の際の可能性が改善される。さらに
、アリ゛ログ差動増幅器をもはや必要としないより簡単
な読出し回路により、必要とされるチップ面積か減ぜら
れ、それによりコンパク）・な構成が可能になる。書込
みは書込みデータ線ＤＳからｎチャネルトランジスタＮ
３’を介して行われるので、高信号の書込みに対するメ
モリ節点１には電圧ＶＤＤＶＴ’のみが与えられる。こ
こでＶＴ’は基板バイアス電圧Ｖ　Ｄ　Ｄ　−　Ｖ　Ｔ
　’にお４Ｊるｎヂャ不ル電界効果トランジスタのカソ
トオフ電圧である。
従って、インバータＩ１′のスイッチングしきいをＶＤ
Ｄ／２よりも低い電圧にすることが望ましく、このこと
はたとえばＮｌ’およびＰ１′に対してチヤ不ル幅を等
しく設計するごとにより可能である。書込みデータ線Ｄ
Ｓは書込みの後に１つの定められたレベルに充電されな
くてよい。従って、書込み回復時間が書込みサイクル時
間のなかで守られなくてよい。
第２図には、別々の書込めおよび読出しワート線ｗｓ，
ｗｒ−ならびに書込みおよび続出しデータ線ＤＳおよび
Ｄ　Ｌを有するメモリセルの本発明による別の実施例が
示されている。栽本的な接続に関して第２図によるメモ
リセルは第１図中のメモリセルに相当しており、従って
同一の参照符号が使用されている。第２図によるメモリ
セルにはメモリ節点２と読出し選択１・ランジスタＮ４
’　との間にインバータ１５’が挿入される。これはｐ
チャネル電界効果トランジスタＰ５’およびｎチャネル
電界効果トランジスタＮ５’を含んでおり、ｐ　５　ｒ
の第１の端子は供給電圧ＶＤＤと、Ｎ５’の第１の端子
は基準電位、この場合には接地電位と接続されており、
またインバータＩ５’の入力端はＰ５’およびＮ５’の
両ゲー１・端子から、またインバータ１５’の出力端は
Ｐ５’およびＮ５’の第２の端子により形成される。こ
のイ」加したインバーク１５’により読出しの際に、記
憶されたセル信号が既にメモリセル内で増幅される。加
えて、読出しデータ線ＤＩ、がメモリ節点２から滅結合
されているので、選沢１・ランジスタＮ４’のチャネル
幅がメモリセルのノイズイミュニテイを顧慮せずに選定
され得る。第１のインバータ■１′内のＮｌ’およびＰ
１′のチャネル幅は単に書込みの際のスイッチングしき
いを顧慮して選定されればよい。従って、それらは可能
なかぎり小さく選定されている。このメモリセルにより
特に短い読出しおよび書込み時間が達成可能である。
設計例として第２図によるメモリセルでは書込みのため
にインハーク１１’は、ｐチャ不ル電界効果１・ランジ
スクＰ１′のチャネル幅がｎチャネル電界効果１・ラン
ンスタＮｌ’のチャネル幅に一致するように、従ってイ
ンバータ１１′のスイッチングしきいが供給電圧の半分
ＶＤＤ／２よりも低いように選定され得る。ｎチャネル
電界効果トランジスタＮ５’　はｐチャ２、ル電界効果
トランジスタＰ５’の２倍のチャネル幅を有するべきで
あり、ｐチャネル電界効果トランシスタＰ５’のチヤ不
ル幅はｐおよびｎチャネル電界効果トランジスタＰ１′
およびＮｌ’のチヤ不ル幅の約３倍とずべきである。こ
れによりメモリセルからのデ−夕の無障害の読出しが保
証される。
第３図には、書込み選択回路としてのＣＭＯ　Ｓトラン
スファトランジスタを有する本発明による７１・ランジ
スタメモリセルが示されている。基本的な接続に関して
このメモリセルは第１図中のメモリセルに相当しており
、従ってインバータ■↓′およびＴ２’ならびに選択ト
ランジスタＮ４’は第１図と同様に接続されている。特
に高い基板制御を存ずるテクノロジーでは書込みは、書
込み選択トランジスタＮ３″がｐチャネル電界効果トラ
ンジスタＰ３″の並列回路によりＣＭＯＳ｝ランスファ
ゲートに拡張されるならば、迅速かつ確実になる。その
場合、反転された書込みワード線信号を有する別の書込
みワード線ＷＳ′が必要である。ｎチャネル選択トラン
ジスタＮ３″のゲート端子はこうして書込みワード線Ｗ
Ｓと、またｐチャネル選択トランジスタＰ３″のゲート
端子は書込みワード線ＷＳ′　と接続されている。この
際、書込みワード線ＷＳ′はメモリセルへのデータの書
込みの際に書込みワード線ＷＳよりも多少遅く能動化さ
れれば十分である。従って、書込めワド線ＷＳ′に対ず
る導線は、メモリセル内のスインチンオン時間を長《す
ることなしに、用込のワド線ＷＳに対ずる導線よりも高
抵抗に選定され得る。
第４図には、２つの書込め選択Ｉ・ランジスタおよび３
つのワード線を有ずる木発明による７トランジスターメ
モリセルが示されている。前記の回面と同じく第１およ
び第２のインバータ■ビ′および１２″および選択ｌ・
ランジスタＮ４’の恭本的接続は第１図中のそれに−・
致している。同一の参照符号がここにも使用されている
。書込みワド線ＷＳＺおよびＷＳＰはまさに当該のメモ
リセルにおける情報の書込みの役割をする。書込みデー
タ線Ｄ　＋−が各書込めの前に完全に定められた電位に
充電されなくてもよいことを明止するため、第１図ない
し第３図によるメモリセルでは書込みのために必要とさ
れる０チャネル選択トランジスタおよび第１のインバー
タ内の１・ランジスタの設計が、同じ書込みワード線に
おける他のメモリセルの書込のの際に電荷伝達によりセ
ル状態か変更され得ないように選定されなければならな
い。最適な設計はテクノロジーに関係しており、またセ
ルの書込みの速度を遅くする。一般に１つの断たれたデ
ータ線の電荷の伝達に対するセルの安定性の要求はセル
領域内のメモリセル行の数を制限する。
この欠点は第４図によるメモリセルでは生じない。それ
は２つの直列に接続されているｎチャ不ル書込め選択ト
ランジスタＮ３″およびＮ５を介して選択される。書込
み選択ｌ・ランジスタＮ３”は、第１図ないし第３図に
よるメモリセル内の書込めワード線のように配置されて
おり、また書込みのためにメモリセルの１つの行を選択
する１つの行書込みワード線ＷＳＺにより駆動される。
書込み選択トランジスタＮ５はそれに対して垂直に導か
れている列ワート線ＷＳＰにより選択される。
これにより常に単一のセルにおいてのみ、またはｎメモ
リセルにおし」るワード幅ｎを有ずるメモリ組織に対し
てのみメモリ節点１が書込みデータ線ＤＳと接続される
。メモリセルは行書込みワー［線ＷＳＺにより書込みの
際にのみ書込めデータ線ＤＳと接続されるので、列ワー
ト線ＷＳＰは書込み−読出し選択と結び｛＝Ｊりられな
くてよい。インハーク■１“およびＴ２’の前記の非対
称な構成により第４図によるメモリセルは也込みおよび
読出しの際にデータ線からの電荷伝達に対して敏感でな
い。従って設計は短いアクセス時間の達成のために最適
化され得る。直列に接続されている両１・ランジスタは
、できるかぎりわずかな直列チャネル抵抗を達成するた
め、できるかぎり大きく選定される。
インバータＴ１′内の両１・ランジスタは、節点１にお
けるレヘル（ＶＤＤ−ＶＴ’　、接地）にスイッチング
しきいを適合させるため、等しく設計される。面積需要
とならんでデータ線ＤＳの容量性負荷がＮ３’およびＮ
５の幅を制限する。典型的な設計は Ｗ　（Ｎ３”）：Ｗ　（Ｎ５）：Ｗ　（Ｎｌ”　）：Ｗ
（Ｐ１′　）−５：５：３：３ である。■２″内ではトランジスタ幅は最小であるが、
Ｎ２’のチャネル長さは、１１″内と等しいスイソチン
グしきいを達成ずるため、Ｐ２’のチヤ７ル長さの２倍
に選定される。このメモリセルにより、寸法的に小さく
されたジオメトリ　（収縮）への変換が問題なく行われ
得るし、また供給電圧の低下の際のメモリセルの機能が
保証されている。付加した列ワード線ＷＳＰを導くため
の高められた費用が列デコーディングの節減と対立する
。
第５図には、２つの直列に接続されている書込み選択１
〜ランジスタＮ３″およびＮ５’および２つのワート線
ＷＺおよびｗｓｓｐを有する本発明による７トランジス
ターメモリセルが示されている。これは、書込みおよび
読出しのためにただ１つの行ワード線ＷＺが必要とされ
る第４図によるメモリセルの本発明による変形例である
。メモリセルを読出しの際に意図せざる重ね書きに対し
て保護するため、ここでは列ワード線は書込み選択と結
び付けられなＬ−１ればならない、すなわち列書込みワ
ード線ｗｓｓｐとして構成されなければならない。こう
して行デコーデインクの回路費用か列デコーディングの
費用と交換される。１つの導線の省略によりセル面積が
小さくなり、従ってメモリセルのよりコンパクｌ・な構
成が可能になる。
個々の行ワード線ＷＺは２倍の数の選択Ｉ・ランジスタ
ゲー１−により負荷されている。なぜならば、メモリセ
ルの書込みのための選択１〜ランジスタＮ３″のゲート
端子および続出しための選沢１・ランジスクＮ４’のゲ
ー１一端子がそれぞれ行ワート線ＷＺと接続されていな
げればならないからである。
別の基本的な接続の点では第５Ｍによるメモリセルは第
４図中のそれに一致しており、再び同−の参照符号が使
用されている。第４図および第５図からのメモリセルの
間の選択は個々の場合にラン時間およびメモリセルに必
要な面積に関して生ずる相違から行われるべきである。
〔発明の効果〕
本発明により得られる利点は特に、たとえばアナログ差
動増幅器のようなアナ１コグ回路の使用が回避され、ま
たテクノロジー変化およびパラメータ変動に対するノイ
ズイミュニティが本発明によるメモリセルの使用により
高められるごとにある。
これらの利点は特に、小さいメモリまたはハイアラーこ
ト−アーキテクチュアを有するメモリでそうであるよう
に、短いビッ１・線と結び付いて得られる。
【図面の簡単な説明】
第１図は別々の書込みおよび読出しワード線および別々
の書込みおよび読出しデータ線を有する本発明による６
トランジスターメモリセルの回路図、第２図は本発明に
よる８トランジスターメ千リセルの回路図、第３図は書
込み選択回路としてＣＭＯＳ　｝ランスファゲートを有
ずる本発明による７トランジスターメモリセルの回路図
、第４図は直列に接続されている２つの書込み選択トラ
ンジスタおよび３つのワード線を有ずる木発明による７
トランジスターメモリセルの回路図、第５図は直列に接
続されている２つの書込ｂ　ｊ’Ａ　ｊＲ　トランジス
タおよび２つのワード線を有する本発明による７トラン
ジスターメモリセルの回路図、第６図は従来の技術によ
るＣＭＯＳテクノロジーによるスタティンクメモリに対
する１つのメモリセルの回路図である。 ■１〜１５’　・・・インバータ Ｐ１〜Ｐ５’・・・Ｐチャネル電界効果トランジスタ Ｎ１〜Ｎ５’・・・ｎチャぶル電界効果トランソスタ １、２・・・メモリセル内の節点 ＤＳ・・・書込みデータ線 ＤＬ・・・読出しデータ線 ＷＬ・・・ワード線 ｗｓ．ｗｓ’・・・書込めワード線 ＷＳＺ・・・行書込みワード線 ＷＳＰ・・・列ワード線 ｗｓｓｐ・・・列書込のワード線 Ｄ，Ｄ’　・・・データ線 Ｗ・・・ワード線 ＶＤＩ）・・・供給電圧

Claims (1)

  1. 【特許請求の範囲】 １）第１の導電形の２つのトランスファトランジスタ（
    Ｎ３′、Ｎ４′）、２つのインバータ（Ｉ１′、Ｉ２′
    ）、２つのデータ線（ＤＳ、ＤＬ）および少なくとも１
    つの第１のワード線（ＷＳ）を有し、第１のトランスフ
    ァトランジスタ（Ｎ３′）の第１の端子が第１のデータ
    線（ＤＳ）と、第２のトランスファトランジスタ（Ｎ４
    ′）の第１の端子が第２のデータ線（ＤＬ）と、第１の
    インバータ（Ｉ１′）の入力端が第１のトランスファト
    ランジスタ（Ｎ３′）の第２の端子と、また第１のイン
    バータ（Ｉ１′）の出力端が第２のトランスファトラン
    ジスタ（Ｎ４′）の第２の端子と接続されており、第２
    のインバータ（Ｉ２′）の入力端が第１のインバータ（
    Ｉ１′）の出力端と接続されており、また第２のインバ
    ータ（Ｉ２′）の出力端が第１のインバータ（Ｉ１′）
    の入力端に帰還結合されており、また第１のトランスフ
    ァトランジスタ（Ｎ３′）のゲート端子が第１のワード
    線（ＷＳ）に接続されているスタティックメモリセルに
    おいて、第２のトランスファトランジスタ（Ｎ４′）の
    ゲート端子が第２のワード線（ＷＬ）と接続されており
    、第１のワード線（ＷＳ）が書込み過程の際の第１のト
    ランスファトランジスタ（Ｎ３′）の能動化のための書
    込みワード線であり、第２のワード線（ＷＬ）が読出し
    過程の際の第２のトランスファトランジスタ（Ｎ４′）
    の能動化のための読出しワード線であり、第１のデータ
    線（ＤＳ）が書込みデータ線であり、それを介してデー
    タがメモリセルに書込まれ、また第２のデータ線（ＤＬ
    ）が読出しデータ線であり、それを介してデータがメモ
    リセルから読出されることを特徴とするスタティックメ
    モリセル。 ２）第３のインバータ（１５′）か第１のインバータ（
    Ｉ１′）と第２のトランスファトランジスタ（Ｎ４′）
    との間に接続されており、第３のインバータ（Ｉ５′）
    の入力端が第１のインバータ（Ｉ１′）の出力端と、ま
    た第３のインバータ（Ｉ５′）の出力端が第２のトラン
    スファトランジスタ（Ｎ４′）の第２の端子と接続され
    ていることを特徴とする請求項１記載のスタティックメ
    モリセル。 ３）第１の導電形の第１のトランスファトランジスタ（
    Ｎ３″）が、並列に接続されている第２の導電形の第３
    のトランスファトランジスタ（Ｐ３″）により１つのト
    ランスファゲートとして構成されており、第３のトラン
    スファトランジスタ（Ｐ３″）のゲート端子が第３のワ
    ード線（ＷＳ′）と接続されており、第３のワード線（
    ＷＳ′）が書込み過程の際の第３のトランスファトラン
    ジスタ（Ｐ３″）の能動化のための書込みワード線であ
    ることを特徴とする請求項１記載のスタティックメモリ
    セル。 ４）第１の導電形の第４のトランスファトランジスタ（
    Ｎ５）が第１のトランスファトランジスタ（Ｎ３″）と
    第１のインバータ（Ｉ１″）との間に接続されており、
    第１のトランスファトランジスタ（Ｎ３″）の第２の端
    子が第４のトランスファトランジスタ（Ｎ５）の第１の
    端子と、また第１のインバータ（Ｉ１″）の入力端が第
    ４のトランスファトランジスタ（Ｎ５）の第２の端子と
    接続されており、第４のトランスファトランジスタ（Ｎ
    ５）のゲート端子が列ワード線（ＷＳＰ）と接続されて
    おり、列ワード線（ＷＳＰ）がメモリセル内のデータの
    書込みまたは読出しの際に第４のトランスファトランジ
    スタ（Ｎ５）を能動化することを特徴とする請求項１記
    載のスタティック−メモリセル。 ５）第１の伝導形の２つのトランスファトランジスタ（
    Ｎ３″、Ｎ４″）、２つのインバータ（Ｉ１″、Ｉ２″
    ）、２つのデータ線（ＤＳ、ＤＬ）および少なくとも１
    つの第１のワード線（ＷＺ）を有し、第１のトランスフ
    ァトランジスタ（Ｎ３″）の第１の端子が第１のデータ
    線（ＤＳ）と、第２のトランスファトランジスタ（Ｎ４
    ″）の第１の端子が第２のデータ線（ＤＬ）と、第１の
    インバータ（１１″）の入力端が第１のトランスファト
    ランジスタ（Ｎ３″）の第２の端子と、また第１のイン
    バータ（１１″）の出力端が第２のトランスファトラン
    ジスタ（Ｎ４′）の第２の端子と接続されており、第２
    のインバータ（Ｉ２′）の入力端が第１のインバータ（
    Ｉ１″）の出力端と接続されており、また第２のインバ
    ータ（Ｉ２′）の出力端が第１のインバータ（Ｉ１″）
    の入力端に帰還結合されており、第１のトランスファト
    ランジスタ（Ｎ３″）および第２のトランスファトラン
    ジスタ（Ｎ４′）のゲート端子が第１のワード線（ＷＺ
    ）に接続されているスタティックメモリセルにおいて、
    第１のワード線（ＷＺ）が書込み過程の際の第１のトラ
    ンスファトランジスタ（Ｎ３″）の能動化および読出し
    過程の際の第２のトランスファトランジスタ（Ｎ４′）
    の能動化のための書込みおよび読出しワード線であり、
    第１の導電形の第５のトランスファトランジスタ（Ｎ５
    ）が第１のトランスファトランジスタ（Ｎ３″）と第１
    のインバータ（Ｉ１″）との間に接続されており、第１
    のトランスファトランジスタ（Ｎ３″）の第２の端子が
    第５のトランスファトランジスタ（Ｎ５）の第１の端子
    と、また第１のインバータ（Ｉ１″）の入力端が第５の
    トランスファトランジスタ（Ｎ５）の第２の端子と接続
    されており、また第５のトランスファトランジスタ（Ｎ
    ５）のゲート端子が列書込みワード線（ＷＳＳＰ）と接
    続されており、列書込みワード線（ＷＳＳＰ）がメモリ
    セルへのデータの書込みの際に第５のトランスファトラ
    ンジスタ（Ｎ５）を能動化することを特徴とするスタテ
    ィックメモリセル。 ６）インバータが第１の導電形の電界効果トランジスタ
    （Ｎ１′、Ｎ２′、Ｎ５′、Ｎ１″）および第２の伝導
    形の電界効果トランジスタ（Ｐ１′、Ｐ２′、Ｐ５′、
    Ｐ１″）を含んでおり、第１の伝導形の電界効果トラン
    ジスタのゲート端子および第２の伝導形の電界効果トラ
    ンジスタのゲート端子か共通にインバータの入力端を、
    また第１の伝導形の電界効果トランジスタの第１の端子
    および第２の伝導形の電界効果トランジスタの第１の端
    子が共通にインバータの出力端を形成しており、第１の
    伝導形の電界効果トランジスタの第２の端子が第１の接
    続点と、また第２の伝導形の電界効果トランジスタの第
    ２の端子が第２の接続点と接続されていることを特徴と
    する請求項１ないし５の１つに記載のスタティックメモ
    リセル。 ７）第１および第２のインバータ（Ｉ１′、Ｉ２′；Ｉ
    １″、Ｉ２″）が互いに非対称に構成されており、それ
    ぞれ第１のインバータ（Ｉ１′、Ｉ１″）の第１の伝導
    形の電界効果トランジスタ（Ｎ１′、Ｎ１″）のチャネ
    ル幅および第２の伝導形の電界効果トランジスタ（Ｐ１
    、Ｐ１″）のチャネル幅が等しく選定され、またそれぞ
    れ第１のインバータ（Ｉ１、Ｉ１″）の第１の伝導形の
    電界効果トランジスタ（Ｎｉ′、Ｎｉ″）のチャネル長
    さおよび第２の伝導形の電界効果トランジスタ（Ｐ１、
    Ｐ１″）のチャネル長さが最小に選定され、それによっ
    て第１のインバータ（Ｉ１′）は１つの非対称なスイッ
    チングしきいを有しており、それぞれ第２のインバータ
    （１２′）の第１の伝導形の電界効果トランジスタ（Ｎ
    ２′）のチャネル幅および第２の伝導形の電界効果トラ
    ンジスタ（Ｐ２′）のチャネル幅が等しくかつ最小に選
    定され、また第２のインバータ（Ｉ２′）内の第１の導
    電形の電界効果トランジスタ（Ｎ２′）のチャネル長さ
    が第２のインバータ（１２′）内の第２の導電形の電界
    効果トランジスタ（Ｐ２′）の最小に選定されたチャネ
    ル長さの約２倍に大きく選定され、それによって第２の
    インバータ（１２′）が供給電圧（ＶＤＤ）の半分に等
    しくない１つの非対称なスイッチングしきいを有してお
    り、最小チャネル長さがテクノロジー的製造プロセスに
    より予め与えられていることを特徴とする請求項６記載
    のスタティックメモリセル。 ８）読出しデータ線をより迅速に制御し得るように、第
    １の伝導形の第２のトランスファトランジスタ（Ｎ４′
    ）のチャネル幅が第１のインバータ（Ｉ１′，Ｉ１″）
    内の第１の導電形の電界効果トランジスタ（Ｎ１′、Ｎ
    １″）のチャネル幅よりも本質的に大きく選定されてい
    ることを特徴とする請求項７記載のスタティックメモリ
    セル。 ９）第１の導電形の電界効果トランジスタがｎチャネル
    電界効果トランジスタ、また第２の導電形の電界効果ト
    ランジスタがｐチャネル電界効果トランジスタであり、
    第１の接続点が１つの基準電位と、また第２の接続点が
    １つの供給電圧と接続されていることを特徴とする請求
    項１ないし８の１つに記載のスタティックメモリセル。 １０）第１の導電形の電界効果トランジスタがｐチャネ
    ル電界効果トランジスタ、また第２の導電形の電界効果
    トランジスタがｎチャネル電界効果トランジスタであり
    、第１の接続点が１つの供給電圧と、また第２の接続点
    が１つの基準電位と接続されていることを特徴とする請
    求項１ないし８の１つに記載のスタティックメモリセル
    。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263687A (ja) * 1990-03-13 1991-11-25 Mitsubishi Electric Corp マルチポートメモリ
JP2016081555A (ja) * 2014-10-16 2016-05-16 志成 蕭 ６ｔｓｒａｍセル

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59010018D1 (de) * 1989-04-21 1996-02-15 Siemens Ag Statischer Speicher
JP2604276B2 (ja) * 1990-11-20 1997-04-30 三菱電機株式会社 半導体記憶装置
US5265047A (en) * 1992-03-09 1993-11-23 Monolithic System Technology High density SRAM circuit with single-ended memory cells
US5365480A (en) * 1992-05-28 1994-11-15 Nec Corporation Memory cells and a memory apparatus using them
TW223172B (en) * 1992-12-22 1994-05-01 Siemens Ag Siganl sensing circuits for memory system using dynamic gain memory cells
US5654915A (en) * 1993-08-19 1997-08-05 Cypress Semiconductor Corp. 6-bulk transistor static memory cell using split wordline architecture
US5504703A (en) * 1995-02-01 1996-04-02 Loral Federal Systems Company Single event upset hardened CMOS latch circuit
TW373175B (en) * 1995-10-31 1999-11-01 Matsushita Electric Mfg Corp Data maintaining circuit
DE19548053A1 (de) * 1995-12-21 1997-07-03 Siemens Ag Verfahren zum Betrieb einer SRAM MOS-Transistor Speicherzelle
US5831897A (en) * 1996-12-12 1998-11-03 Stmicroelectronics, Inc. SRAM memory cell design having complementary dual pass gates
US5764564A (en) * 1997-03-11 1998-06-09 Xilinx, Inc. Write-assisted memory cell and method of operating same
EP0865044A1 (en) * 1997-03-11 1998-09-16 STMicroelectronics S.r.l. Memory device with reduced read power dissipation
US5808933A (en) * 1997-03-28 1998-09-15 International Business Machines Corporation Zero-write-cycle memory cell apparatus
US6469924B2 (en) * 2000-07-14 2002-10-22 Infineon Technologies Ag Memory architecture with refresh and sense amplifiers
US6545905B2 (en) * 2000-07-14 2003-04-08 Infineon Technologies Ag Multi-port memory cell with refresh port
US6768668B2 (en) * 2001-06-12 2004-07-27 Infineon Technologies Aktiengesellschaft Converting volatile memory to non-volatile memory
US6870398B2 (en) * 2003-04-24 2005-03-22 Ami Semiconductor, Inc. Distributed memory and logic circuits
JP4291751B2 (ja) * 2004-07-23 2009-07-08 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US7483332B2 (en) * 2005-08-11 2009-01-27 Texas Instruments Incorporated SRAM cell using separate read and write circuitry
JP2007234073A (ja) 2006-02-27 2007-09-13 Fujitsu Ltd 半導体記憶装置
US7511988B2 (en) * 2006-05-22 2009-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Static noise-immune SRAM cells
US7545670B2 (en) * 2007-07-10 2009-06-09 Sony Computer Entertainment Inc. Dual word line or floating bit line low power SRAM
US7480170B1 (en) * 2007-07-25 2009-01-20 International Business Machines Corporation Method and apparatus for implementing enhanced SRAM read performance sort ring oscillator (PSRO)
US8379434B2 (en) * 2009-05-21 2013-02-19 Texas Instruments Incorporated SRAM cell for single sided write
TWI509606B (zh) * 2013-04-23 2015-11-21 Univ Nat Chiao Tung 靜態記憶體及記憶胞
EP3010021A1 (en) * 2014-10-16 2016-04-20 Chih-Cheng Hsiao Asymmetric 6t sram cell with write inverter and read inverter
CN113539325B (zh) 2015-09-17 2025-02-25 艾克斯安耐杰克有限公司 存储器及其升压电路
CN111613262B (zh) * 2020-04-22 2023-03-14 中国科学院上海微系统与信息技术研究所 一种新型静态存储单元

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3493786A (en) * 1967-05-02 1970-02-03 Rca Corp Unbalanced memory cell
US4792924A (en) * 1985-01-16 1988-12-20 Digital Equipment Corporation Single rail CMOS register array and sense amplifier circuit therefor
DE3684249D1 (en) * 1985-12-06 1992-04-16 Siemens Ag Gate array anordnung in cmos-technik.
JPH0734311B2 (ja) * 1986-01-21 1995-04-12 株式会社東芝 メモリセル
DE3675925D1 (de) * 1986-02-21 1991-01-10 Ibm Deutschland Statische speicherzelle ohne taktgeber.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263687A (ja) * 1990-03-13 1991-11-25 Mitsubishi Electric Corp マルチポートメモリ
JP2016081555A (ja) * 2014-10-16 2016-05-16 志成 蕭 ６ｔｓｒａｍセル

Also Published As

Publication number Publication date
DE59010020D1 (de) 1996-02-15
JP2782682B2 (ja) 1998-08-06
EP0393435B1 (de) 1996-01-03
US5040146A (en) 1991-08-13
EP0393435A3 (de) 1991-08-14
EP0393435A2 (de) 1990-10-24

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