JPS6124092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6124092A JPS6124092A JP14535184A JP14535184A JPS6124092A JP S6124092 A JPS6124092 A JP S6124092A JP 14535184 A JP14535184 A JP 14535184A JP 14535184 A JP14535184 A JP 14535184A JP S6124092 A JPS6124092 A JP S6124092A
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- JP
- Japan
- Prior art keywords
- memory cell
- line
- transistors
- transistor
- memory cells
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体スタティック記憶装置（以下、スタテ
ィックＲＡＭと称する）に係り、特に大容量のＲＡＭに
使用されるものである。
ィックＲＡＭと称する）に係り、特に大容量のＲＡＭに
使用されるものである。
［発明の技術的前ｍ！］
従来、スタティックＲＡＭに用いられているメモリセル
は、６トランジスタ構成のものや４トランジスタ構成の
ものが一般的である。ところが、最近ではわずか３個の
トランジスタと負荷抵抗とによって構成された３トラン
ジスタ構成のスタティック型メモリセルが提案されてい
る。
は、６トランジスタ構成のものや４トランジスタ構成の
ものが一般的である。ところが、最近ではわずか３個の
トランジスタと負荷抵抗とによって構成された３トラン
ジスタ構成のスタティック型メモリセルが提案されてい
る。
第３図は上記３トランジスタ構成のスタティック型メモ
リセルの回路図である。このセルは、ＭｏＳトランジス
タ１１および１２のソースを共通に接ｔｔｉシ、このソ
ース共通接続点を書き込み線（ライト＄１り ＷＲに接
続し、ＭＯＳトランジスタ１１のゲートおよびドレイン
をＭＯＳトランジスタ１２のドレインおよびゲートに交
互に接続し、ＭＯＳトランジスタ１１のドレインとＭＯ
Ｓトランジスタ１２のゲートが接続されている節点１３
と電源電圧■ＤＤとの間に負荷としての抵抗１４を挿入
し、同様にＭＯＳトランジスタ１２のドレインとＭＯＳ
トランジスタ１１のゲートが接続されている節点１５
と電源電圧ＶＤＤとの間に負荷としての抵抗１６を挿入
して双安定回路１１を構成し、さらに上記ＭＯ８ｔ−ラ
ンジスタ１１のドレインにＭＯＳトランジスタ１８のド
レインを接続し、このＭＯＳ ｌ−ランジスタ１８のソ
ースをピット線ＢＬに、ゲートをワード線ＷＬにそれぞ
れ接続して構成されている。なお、上記各トランジスタ
１１．１２．１８はすべてＮチャネルのものであるとす
る。またこれらトランジスタのしきい値電圧はＶＴであ
るとする。
リセルの回路図である。このセルは、ＭｏＳトランジス
タ１１および１２のソースを共通に接ｔｔｉシ、このソ
ース共通接続点を書き込み線（ライト＄１り ＷＲに接
続し、ＭＯＳトランジスタ１１のゲートおよびドレイン
をＭＯＳトランジスタ１２のドレインおよびゲートに交
互に接続し、ＭＯＳトランジスタ１１のドレインとＭＯ
Ｓトランジスタ１２のゲートが接続されている節点１３
と電源電圧■ＤＤとの間に負荷としての抵抗１４を挿入
し、同様にＭＯＳトランジスタ１２のドレインとＭＯＳ
トランジスタ１１のゲートが接続されている節点１５
と電源電圧ＶＤＤとの間に負荷としての抵抗１６を挿入
して双安定回路１１を構成し、さらに上記ＭＯ８ｔ−ラ
ンジスタ１１のドレインにＭＯＳトランジスタ１８のド
レインを接続し、このＭＯＳ ｌ−ランジスタ１８のソ
ースをピット線ＢＬに、ゲートをワード線ＷＬにそれぞ
れ接続して構成されている。なお、上記各トランジスタ
１１．１２．１８はすべてＮチャネルのものであるとす
る。またこれらトランジスタのしきい値電圧はＶＴであ
るとする。
第４図は、上記メモリセルのデータ読み出し時の主要な
制御信号および主要な節点の動作波形を示すタイミング
チャートである。ここでは−例としてワード線ＷＬの゛
１゛ルベルが電源電圧Ｖ。
制御信号および主要な節点の動作波形を示すタイミング
チャートである。ここでは−例としてワード線ＷＬの゛
１゛ルベルが電源電圧Ｖ。
ＤよりもＶｌだけ大きくされている場合を考える。
このとき、節点１３にＶＤＤがそのまま出力されるため
には、上記Ｖ！は、 Ｖｒ ＞Ｖｒ ・・・ １ を満たすことが望ましい。第４図では、節点１３゜１５
にもともと“１″“レベルが記憶されている場合（“１
”ストア）と、ｄＩ ＯＩ＋レベルが記憶されている場
合（“Ｏ”ストア）とに別けて示しである。
には、上記Ｖ！は、 Ｖｒ ＞Ｖｒ ・・・ １ を満たすことが望ましい。第４図では、節点１３゜１５
にもともと“１″“レベルが記憶されている場合（“１
”ストア）と、ｄＩ ＯＩ＋レベルが記憶されている場
合（“Ｏ”ストア）とに別けて示しである。
第４図に従ってまずデータ読み出し時の動作を考える。
“′１”読み出しく １１１ ＰＩリード）では、節点
１３はＶＤＤ％節点１５はＶｓｓなのでワード線Ｗしが
″１″レベルすなわちＶｏ ｏ ＋Ｖ１になってトラン
ジスタ１８がオンしても、ピット線ＢＬはそのままＶＤ
Ｄのレベルを保つ。他方、“ＯＨ読み出しく０”リード
）のとき、ワード線ＷＬが“１″レベルになってトラン
ジスタ１８がオンすると、ピット線８ｍからトランジス
タ１８．１１を通してライト線ＷＲに電流が流れ、ピッ
ト線８ＬのレベルはＶ、ｓｓに向かって落ちていく。従
って、節点１３のレベルは最高Ｖｏまで浮く。ここで節
点１５のＶｏｏレベルを下げないために、Ｖ（ｌは、Ｖ
ｓ ＜Ｖｔ ・・・ ２ を満たすことが望ましい。これはトランジスタ１８゜１
１のフンダクタンス比を適当に選ぶことによって実現さ
れる。
１３はＶＤＤ％節点１５はＶｓｓなのでワード線Ｗしが
″１″レベルすなわちＶｏ ｏ ＋Ｖ１になってトラン
ジスタ１８がオンしても、ピット線ＢＬはそのままＶＤ
Ｄのレベルを保つ。他方、“ＯＨ読み出しく０”リード
）のとき、ワード線ＷＬが“１″レベルになってトラン
ジスタ１８がオンすると、ピット線８ｍからトランジス
タ１８．１１を通してライト線ＷＲに電流が流れ、ピッ
ト線８ＬのレベルはＶ、ｓｓに向かって落ちていく。従
って、節点１３のレベルは最高Ｖｏまで浮く。ここで節
点１５のＶｏｏレベルを下げないために、Ｖ（ｌは、Ｖ
ｓ ＜Ｖｔ ・・・ ２ を満たすことが望ましい。これはトランジスタ１８゜１
１のフンダクタンス比を適当に選ぶことによって実現さ
れる。
第′５図は、上記メモリセルのデータ書き込み時の主要
な制御信号および主要な節点の動作波形を示すタイミン
グチャートである。まず、もともと“１”が記憶されて
いる場合（１ｇ １１＋ストア）について考える。ライ
ト線ＷＲがｖＤＤになると、もともとＶＤＤだった節点
１３はトランジスタ１２のゲート容量によりカップリン
グでＶＤＤ＋Ｖ２なるレベルになる。この時、同時に節
点１５はＶＤＤにチャージアップされる。次にリードＩ
ＩＷＬがＶＤＤ＋Ｖ１なる゛１″レベルになる。これに
より、トランジスタ１８がオンし、節点１３はｖＤＤレ
ベルになる。次に書き込むべきデータに従ってピット線
８ＬをＶＤＤのまま保つか、もしくはＶｓｓに低下させ
る。これとほぼ同じかやや遅れたタイミングでライト線
ＷＲをＶｅｓに戻す。
な制御信号および主要な節点の動作波形を示すタイミン
グチャートである。まず、もともと“１”が記憶されて
いる場合（１ｇ １１＋ストア）について考える。ライ
ト線ＷＲがｖＤＤになると、もともとＶＤＤだった節点
１３はトランジスタ１２のゲート容量によりカップリン
グでＶＤＤ＋Ｖ２なるレベルになる。この時、同時に節
点１５はＶＤＤにチャージアップされる。次にリードＩ
ＩＷＬがＶＤＤ＋Ｖ１なる゛１″レベルになる。これに
より、トランジスタ１８がオンし、節点１３はｖＤＤレ
ベルになる。次に書き込むべきデータに従ってピット線
８ＬをＶＤＤのまま保つか、もしくはＶｓｓに低下させ
る。これとほぼ同じかやや遅れたタイミングでライト線
ＷＲをＶｅｓに戻す。
“１″書き込み（１”ライト）のときはトランジスタ１
８がオンしていることにより節点１３がＶＤＤに、節点
１５がＶｅｓにそれぞれ設定され、０”書き込み（゛０
″ライト）のときはピット線ＢＬがＶｓｓに低下するこ
とにより節点１３はＶｅｓに、節点１５はトランジスタ
１１のゲート容量のカップリングによってＶｏｏ−Ｖａ
なるレベルにそれぞれ設定される。これは時間が経過す
れば抵抗１６を通じて、Ｖｏｏレベルになる。これで書
き込みが終了する。
８がオンしていることにより節点１３がＶＤＤに、節点
１５がＶｅｓにそれぞれ設定され、０”書き込み（゛０
″ライト）のときはピット線ＢＬがＶｓｓに低下するこ
とにより節点１３はＶｅｓに、節点１５はトランジスタ
１１のゲート容量のカップリングによってＶｏｏ−Ｖａ
なるレベルにそれぞれ設定される。これは時間が経過す
れば抵抗１６を通じて、Ｖｏｏレベルになる。これで書
き込みが終了する。
他方、もともと“０”が記憶されている場合（１（ＯＩ
！ストア）の動作は次の通りである。“１″ストアの時
と同様、ライト線ＷＲがＶＤＤになることにより、節点
１５はＶＤＤレベルになる。この後、ワード線ＷＬがＶ
ＤＤ＋Ｖ１になり、トランジスタ１８がオンする。この
後、“１”書き込みの場合にはピット線ＢＬをＶＤＤの
ままでライト線ＷＲをＶｓｓに低下させ、節点１３をｖ
ＤＤに、節点１５゛をＶｓｓにそれぞれ設定する。この
とき、ライト線ＷＲのレベルが低下する前は節点１３の
レベルが■ＤＤ１節点１５のレベルがＶｓｓ＋Ｖ２にな
っているが、節点１３の方にはトランジスタ１８を通し
てビット線ＢＬが接続されているので、最終的に節点１
３をＶｏｏに、節点１５をＶｓｓにそれぞれすることが
できる。
！ストア）の動作は次の通りである。“１″ストアの時
と同様、ライト線ＷＲがＶＤＤになることにより、節点
１５はＶＤＤレベルになる。この後、ワード線ＷＬがＶ
ＤＤ＋Ｖ１になり、トランジスタ１８がオンする。この
後、“１”書き込みの場合にはピット線ＢＬをＶＤＤの
ままでライト線ＷＲをＶｓｓに低下させ、節点１３をｖ
ＤＤに、節点１５゛をＶｓｓにそれぞれ設定する。この
とき、ライト線ＷＲのレベルが低下する前は節点１３の
レベルが■ＤＤ１節点１５のレベルがＶｓｓ＋Ｖ２にな
っているが、節点１３の方にはトランジスタ１８を通し
てビット線ＢＬが接続されているので、最終的に節点１
３をＶｏｏに、節点１５をＶｓｓにそれぞれすることが
できる。
１１０ Ｎ書き込みの場合にはビット線ＢＬをＶｓｓレ
ベルに低下させ、これと同時かやや遅れたタイミングで
ライト線ＷＲをＶｓｓに低下させる。これにより、節点
１３はＶｓｓに、また節点１５はトランジスタ１１のゲ
ート容量によるカップリングで引き下げられ、■ＤＤレ
ベルにそれぞれ書き込まれる。これにより、ｕ Ｏｎス
トアの場合のデータ書き込みが行われる。
ベルに低下させ、これと同時かやや遅れたタイミングで
ライト線ＷＲをＶｓｓに低下させる。これにより、節点
１３はＶｓｓに、また節点１５はトランジスタ１１のゲ
ート容量によるカップリングで引き下げられ、■ＤＤレ
ベルにそれぞれ書き込まれる。これにより、ｕ Ｏｎス
トアの場合のデータ書き込みが行われる。
［背景技術の問題点］
このように、従来のメモリセルでは１つのセルに関して
は、動作が正常に行われる。しかしながら、このメモリ
セルを第６図に示すように行および列方向に配列し、同
一行に配列されている（図中横方向を行方向とする）メ
モリセル毎に前記ワード線ＷＬを共通接続するとともに
、同一列に配列されている（図中縦方向を列方向とする
）メモリセル毎に前記ライト線ＷＲを共通接続してメモ
リセルアレイを構成すると問題が発生する。例えばメモ
リセルＭｌｋにデータを書込む場合、ワード線ＷＬｉを
前記のようにＶｏ Ｄ＋Ｖｔのレベルに設定するもので
あるが、ライト線ＷＲｋもライトパルス信号を印加して
■ＤＤレベルにしなければならない。このようなことが
連続的に起こったり、ライト線ＷＲｋのパルス信号のパ
ルス幅がかなり大きい場合には、上記メモリセルＭｌｋ
と同一列に配列され、非選択状態の他のメモリセルＭｊ
ｋなどではトランジスタ１１．１２のソースに、等測的
にＶｓｓｅレベルの電位が長期間印加されない事態が発
生する。このような事態が発生するとメモリセル内の記
憶情報が破壊されてしまう。すなわち、これは誤動作で
あり、極めて重要な問題である。
は、動作が正常に行われる。しかしながら、このメモリ
セルを第６図に示すように行および列方向に配列し、同
一行に配列されている（図中横方向を行方向とする）メ
モリセル毎に前記ワード線ＷＬを共通接続するとともに
、同一列に配列されている（図中縦方向を列方向とする
）メモリセル毎に前記ライト線ＷＲを共通接続してメモ
リセルアレイを構成すると問題が発生する。例えばメモ
リセルＭｌｋにデータを書込む場合、ワード線ＷＬｉを
前記のようにＶｏ Ｄ＋Ｖｔのレベルに設定するもので
あるが、ライト線ＷＲｋもライトパルス信号を印加して
■ＤＤレベルにしなければならない。このようなことが
連続的に起こったり、ライト線ＷＲｋのパルス信号のパ
ルス幅がかなり大きい場合には、上記メモリセルＭｌｋ
と同一列に配列され、非選択状態の他のメモリセルＭｊ
ｋなどではトランジスタ１１．１２のソースに、等測的
にＶｓｓｅレベルの電位が長期間印加されない事態が発
生する。このような事態が発生するとメモリセル内の記
憶情報が破壊されてしまう。すなわち、これは誤動作で
あり、極めて重要な問題である。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は誤動作を起こすことがなく、しかも高
集積化が実現できる半導体記憶装置を提供することにあ
る。
あり、その目的は誤動作を起こすことがなく、しかも高
集積化が実現できる半導体記憶装置を提供することにあ
る。
［発明の概要］
上記目的を達成するためこの発明にあっては、各メモリ
セルを３個のＭＯＳトランジスタで構成し、しかも同一
列に配列されているメモリセル毎にライト線およびワー
ド線それぞれを共通接続することにより、非選択のメモ
リセルにはＶＢ８レベルをライト線から供給可能にし、
これにより非選択のメモリセルにおけるデータ破壊を防
止するようにしている。
セルを３個のＭＯＳトランジスタで構成し、しかも同一
列に配列されているメモリセル毎にライト線およびワー
ド線それぞれを共通接続することにより、非選択のメモ
リセルにはＶＢ８レベルをライト線から供給可能にし、
これにより非選択のメモリセルにおけるデータ破壊を防
止するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置（メモリ）の構
成を示す回路図である。各メモリセルＭはそれぞれ従来
のものと同様に、３個のＭＯＳトランジスタ１１．１２
．１８および２個の負荷用の抵抗１４、１６で構成され
ている。上記メモリセルＭ内のトランジスタ１８のゲー
トは同一行に配列されているもの毎に対応するワード線
ＷＬに共通に接続され、メモリセルＭ内のトランジスタ
１１．１２のソース共通接続点は同一行に配列されてい
るもの毎に対応するライト線ＷＲに共通に接続されてい
る。
成を示す回路図である。各メモリセルＭはそれぞれ従来
のものと同様に、３個のＭＯＳトランジスタ１１．１２
．１８および２個の負荷用の抵抗１４、１６で構成され
ている。上記メモリセルＭ内のトランジスタ１８のゲー
トは同一行に配列されているもの毎に対応するワード線
ＷＬに共通に接続され、メモリセルＭ内のトランジスタ
１１．１２のソース共通接続点は同一行に配列されてい
るもの毎に対応するライト線ＷＲに共通に接続されてい
る。
さらにメモリセルＭ内のトランジスタ１８のソースは同
一列に配列されているもの毎に対応するビット線ＢＬに
共通に接続されている。ただし、メモリセルＭの配列方
向は、図中横方向を行方向、縦方向を列方向としている
。
一列に配列されているもの毎に対応するビット線ＢＬに
共通に接続されている。ただし、メモリセルＭの配列方
向は、図中横方向を行方向、縦方向を列方向としている
。
このように構成されたメモリでは、ライト線ＷＲのライ
トパルス信号が印加されるメモリセルＭは、すべてワー
ド線ＷＬによって選択されていることになる。これによ
り、選択された同一行のメモリｔ？ＪＩ／ＩＭに対して
並列的にデータの書き込みもくしは読み出しが行われる
。選択された各メモリセルＭが正常動作するのは当然で
ある。他方、他の行に配列されている非選択状態の各メ
モリセルには、それぞれ対応するライト線ＷＲからＶｓ
ｓレベルの電位が印加されているので、従来のようにこ
れら非選択のメモリセルＭの記憶データが破壊されると
いう誤動作は発生しない。しかも各メモリセルそのもの
は従来と同様に３個のＭＯＳトランジスタで構成されて
いるので、従来と同様にメモリの高集積化が実現できる
。
トパルス信号が印加されるメモリセルＭは、すべてワー
ド線ＷＬによって選択されていることになる。これによ
り、選択された同一行のメモリｔ？ＪＩ／ＩＭに対して
並列的にデータの書き込みもくしは読み出しが行われる
。選択された各メモリセルＭが正常動作するのは当然で
ある。他方、他の行に配列されている非選択状態の各メ
モリセルには、それぞれ対応するライト線ＷＲからＶｓ
ｓレベルの電位が印加されているので、従来のようにこ
れら非選択のメモリセルＭの記憶データが破壊されると
いう誤動作は発生しない。しかも各メモリセルそのもの
は従来と同様に３個のＭＯＳトランジスタで構成されて
いるので、従来と同様にメモリの高集積化が実現できる
。
なお、この発明は上記の一実施例に限定されるものでは
なく、種々の変形が可能であることはいうまでもない。
なく、種々の変形が可能であることはいうまでもない。
例えば、上記実施例では各メモリセルを３個のＭＯＳト
ランジスタで構成する場合について説明したが、これは
例えば第２図に示すように前記負荷抵抗１４．１６の代
わりにノーマリ−オン型のＭＯＳトランジスタ２４．２
６を用いるような構成にしてもよい。ただしこの場合に
は１セル当りのトランジスタの数が増加するので第１図
の場合よりは集積度が低下する。また上記負荷抵抗１４
、１６の代わりにＰチャネルのＭＯＳトランジス、
夕を用いた５トランジスタ構成のセルも使用可能である
。
ランジスタで構成する場合について説明したが、これは
例えば第２図に示すように前記負荷抵抗１４．１６の代
わりにノーマリ−オン型のＭＯＳトランジスタ２４．２
６を用いるような構成にしてもよい。ただしこの場合に
は１セル当りのトランジスタの数が増加するので第１図
の場合よりは集積度が低下する。また上記負荷抵抗１４
、１６の代わりにＰチャネルのＭＯＳトランジス、
夕を用いた５トランジスタ構成のセルも使用可能である
。
また、上記実施例のメモリの動作波形については第４図
および第５図と同様であるが、ライトパルス信号の時間
的位置とワード線の信号の関係等はこのままでな（とも
よい。
および第５図と同様であるが、ライトパルス信号の時間
的位置とワード線の信号の関係等はこのままでな（とも
よい。
［発明の効果］
以上説明したようにこの発明によれば、誤動作を起こす
ことがなく、しかも高集積化が実現できる半導体記憶装
置を提供することができる。
ことがなく、しかも高集積化が実現できる半導体記憶装
置を提供することができる。
第１図はこの発明の一実施例に係る半導体記憶装置の構
成を示す回路図、第２図はこの発明の変形例によるメモ
リセルの構成を示す回路図、第３図は３トランジスタ構
成のスタティック型メモリセルの回路図、第４図および
第５図はそれぞれ上記第３図のメモリセルの動作を示す
タイミングチャート、第６図は上記第３図のメモリセル
を複数個用いて構成される従来のメモリの回路図である
。 １１、１２．１８・・・ＭＯＳトランジスタ、１４．１
６・・・抵抗、１１・・・双安定回路、ＷＬ・・・ワー
ド線、８Ｌ・・・ビット線、ＷＲ・・・ライト線、Ｍ・
・・メモリセル。 第１図 第２図 −５１； 第３図 第４図 第５図 第６図
成を示す回路図、第２図はこの発明の変形例によるメモ
リセルの構成を示す回路図、第３図は３トランジスタ構
成のスタティック型メモリセルの回路図、第４図および
第５図はそれぞれ上記第３図のメモリセルの動作を示す
タイミングチャート、第６図は上記第３図のメモリセル
を複数個用いて構成される従来のメモリの回路図である
。 １１、１２．１８・・・ＭＯＳトランジスタ、１４．１
６・・・抵抗、１１・・・双安定回路、ＷＬ・・・ワー
ド線、８Ｌ・・・ビット線、ＷＲ・・・ライト線、Ｍ・
・・メモリセル。 第１図 第２図 −５１； 第３図 第４図 第５図 第６図
Claims (1)
- 第１、第２のトランジスタのソースを共通に接続し、
第１のトランジスタのゲートおよびドレインを第２のト
ランジスタのドレインおよびゲートに交互に接続すると
ともに、第１、第２のトランジスタのドレインと電源と
の間に負荷素子をそれぞれ挿入して構成される双安定回
路と、上記双安定回路内の第１のトランジスタのドレイ
ンにドレイン、ソースの一方が接続される第３のトラン
ジスタとからなるメモリセルを行方向および列方向に配
列し、同一行に配列された上記メモリセルの各第３のト
ランジスタのゲートを複数のワード線のうち対応するも
のに共通接続し、同一列に配列された上記メモリセルの
各第３のトランジスタのソース、ドレインの一方を複数
のビット線のうち対応するものに共通接続し、同一行に
配列された上記メモリセルの第１、第２のトランジスタ
のソース共通接続点を共通接続し、その共通接続点を、
上記双安定回路に２進情報を書き込む際にパルス信号が
供給される複数の制御線のうち対応するものに共通に接
続するように構成したことを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14535184A JPS6124092A (ja) | 1984-07-13 | 1984-07-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14535184A JPS6124092A (ja) | 1984-07-13 | 1984-07-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124092A true JPS6124092A (ja) | 1986-02-01 |
Family
ID=15383178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14535184A Pending JPS6124092A (ja) | 1984-07-13 | 1984-07-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124092A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202451U (ja) * | 1987-06-12 | 1988-12-27 | ||
| US5276652A (en) * | 1991-09-20 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory including a simplified memory cell circuit having a reduced power consumption |
| EP0920025A1 (en) * | 1997-11-28 | 1999-06-02 | STMicroelectronics S.r.l. | A low power RAM memory cell |
| JP2003525512A (ja) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | 改良された高密度メモリセル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234889A (en) * | 1975-09-09 | 1977-03-17 | Takuji Shimizu | Apparatus for fitting a selaing member to a heavy packing sack |
| JPS56134389A (en) * | 1980-03-22 | 1981-10-21 | Toshiba Corp | Semiconductor memory cell |
-
1984
- 1984-07-13 JP JP14535184A patent/JPS6124092A/ja active Pending
Patent Citations (2)
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| JPS5234889A (en) * | 1975-09-09 | 1977-03-17 | Takuji Shimizu | Apparatus for fitting a selaing member to a heavy packing sack |
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