JPH0229729Y2 - - Google Patents
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- Publication number
- JPH0229729Y2 JPH0229729Y2 JP1982113716U JP11371682U JPH0229729Y2 JP H0229729 Y2 JPH0229729 Y2 JP H0229729Y2 JP 1982113716 U JP1982113716 U JP 1982113716U JP 11371682 U JP11371682 U JP 11371682U JP H0229729 Y2 JPH0229729 Y2 JP H0229729Y2
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- JP
- Japan
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- semiconductor layer
- semiconductor
- layer
- type
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【考案の詳細な説明】
本考案は、高耐圧化及び高信頼性化されたシヨ
ツトキバリア半導体装置に関するものである。
ツトキバリア半導体装置に関するものである。
シヨツトキバリア半導体装置は順電圧が低く、
順方向の電力損失が小さいという特徴を有する反
面、逆方向降伏電圧が低いという欠点があつた。
そこで、従来ガードリング構造、又はフイールド
プレート構造等にすることによつて降伏電圧を高
める試みがなされている。しかし、ガードリング
構造は金属−半導体接触の周辺部の逆電流を小さ
くするのみであり、金属−半導体接触の中央部の
逆電流を小さくすることが出来ない。又、フイー
ルドプレート構造も金属−半導体接触の周辺部の
特性改善にほかならない。従つて、いずれの構造
でもシヨツトキバリア半導体装置の降伏電圧を大
幅に上昇させることは出来なかつた。
順方向の電力損失が小さいという特徴を有する反
面、逆方向降伏電圧が低いという欠点があつた。
そこで、従来ガードリング構造、又はフイールド
プレート構造等にすることによつて降伏電圧を高
める試みがなされている。しかし、ガードリング
構造は金属−半導体接触の周辺部の逆電流を小さ
くするのみであり、金属−半導体接触の中央部の
逆電流を小さくすることが出来ない。又、フイー
ルドプレート構造も金属−半導体接触の周辺部の
特性改善にほかならない。従つて、いずれの構造
でもシヨツトキバリア半導体装置の降伏電圧を大
幅に上昇させることは出来なかつた。
上述の如き欠点を解決するために、本件出願人
は特願昭50−100896号（特開昭52−24465号）に
てpn接合の逆バイアスに基づく空間電荷領域に
よつて逆方向電流を減少させ、高耐圧化を図つた
シヨツトキバリア半導体装置を提案した。しか
し、更に高耐圧化及び高信頼性化する方法は開示
されていない。
は特願昭50−100896号（特開昭52−24465号）に
てpn接合の逆バイアスに基づく空間電荷領域に
よつて逆方向電流を減少させ、高耐圧化を図つた
シヨツトキバリア半導体装置を提案した。しか
し、更に高耐圧化及び高信頼性化する方法は開示
されていない。
そこで、本考案の目的は、特願昭50−100896号
の発明を利用して、逆方向耐圧、信頼性、及び順
方向特性を更に良くすることが可能なシヨツトキ
バリア半導体装置を提供することにある。
の発明を利用して、逆方向耐圧、信頼性、及び順
方向特性を更に良くすることが可能なシヨツトキ
バリア半導体装置を提供することにある。
上記目的を達成するための本考案は、ｎ型又は
ｐ型の第１の導電型を有すると共に高不純物濃度
を有する第１の半導体層と、前記第１の導電型を
有すると共に前記第１の半導体層の不純物濃度よ
りも低い不純物濃度を有して前記第１の半導体層
の上に形成された第２の半導体層と、前記第１の
導電型を有すると共に前記第２の半導体層の不純
物濃度よりも低い不純物濃度を有して前記第２の
半導体層の上に形成され且つその上面が半導体基
板の表面に露呈している第３の半導体層と、その
上面が前記半導体基板の表面に露呈し、その下面
が前記第２の半導体層に隣接し、その側面に前記
第３の半導体層が隣接するように配設され、且つ
前記第３の半導体層よりも深く形成され、且つ前
記第１の導電型と反対の第２の導電型を有してい
る第４の半導体層と、前記第３の半導体層に対し
てシヨツトキバリアを形成するように接触し且つ
前記第４の半導体層に対してオーミツクコンタク
トを形成するように接触している金属層とを具備
し、前記半導体基板の表面の特定方向の直線上に
おいて前記シヨツトキバリアと前記オーミツクコ
ンタクトが交互に配置されるように前記第３及び
第４の半導体層が配置されていることを特徴とす
るシヨツトキバリア半導体装置に係わるものであ
る。
ｐ型の第１の導電型を有すると共に高不純物濃度
を有する第１の半導体層と、前記第１の導電型を
有すると共に前記第１の半導体層の不純物濃度よ
りも低い不純物濃度を有して前記第１の半導体層
の上に形成された第２の半導体層と、前記第１の
導電型を有すると共に前記第２の半導体層の不純
物濃度よりも低い不純物濃度を有して前記第２の
半導体層の上に形成され且つその上面が半導体基
板の表面に露呈している第３の半導体層と、その
上面が前記半導体基板の表面に露呈し、その下面
が前記第２の半導体層に隣接し、その側面に前記
第３の半導体層が隣接するように配設され、且つ
前記第３の半導体層よりも深く形成され、且つ前
記第１の導電型と反対の第２の導電型を有してい
る第４の半導体層と、前記第３の半導体層に対し
てシヨツトキバリアを形成するように接触し且つ
前記第４の半導体層に対してオーミツクコンタク
トを形成するように接触している金属層とを具備
し、前記半導体基板の表面の特定方向の直線上に
おいて前記シヨツトキバリアと前記オーミツクコ
ンタクトが交互に配置されるように前記第３及び
第４の半導体層が配置されていることを特徴とす
るシヨツトキバリア半導体装置に係わるものであ
る。
上記考案によれば、第３の半導体層を設けてシ
ヨツトキバリア直下の不純物濃度を低くしたの
で、第４の半導体層から広がる空間電荷領域がシ
ヨツトキバリアの下部に広がり易くなり、第４の
半導体層を設けることによる逆方向特性向上の効
果（逆方向電流の減少、高耐圧化）が一層顕著に
なる。特に、第３の半導体層が第４の半導体層よ
り浅く形成されているので、第４の半導体層から
広がる空間電荷領域は、シヨツトキバリアの下部
には広がり易くても、第４の半導体層の下部には
これより広がり難い。このため、第４の半導体層
から広がる空間電荷領域が第１の半導体層に到達
してリーチスルー降伏を起こす逆電圧値が、第３
の半導体層を設けたことにより低下することはな
い。すなわち、リーチスルー降伏を起こす逆電圧
値の低下に伴う耐圧低下を防止するために第２の
半導体層を厚くする必要はなく、第２の半導体層
を厚くしたことにより直列抵抗が増大して順電圧
が増大するという欠点は生じない。しかも、最も
高抵抗の領域である第３の半導体層を相対的に浅
く形成することになるので、この面でも順電圧の
増大を抑える合理的な構造となつている。
ヨツトキバリア直下の不純物濃度を低くしたの
で、第４の半導体層から広がる空間電荷領域がシ
ヨツトキバリアの下部に広がり易くなり、第４の
半導体層を設けることによる逆方向特性向上の効
果（逆方向電流の減少、高耐圧化）が一層顕著に
なる。特に、第３の半導体層が第４の半導体層よ
り浅く形成されているので、第４の半導体層から
広がる空間電荷領域は、シヨツトキバリアの下部
には広がり易くても、第４の半導体層の下部には
これより広がり難い。このため、第４の半導体層
から広がる空間電荷領域が第１の半導体層に到達
してリーチスルー降伏を起こす逆電圧値が、第３
の半導体層を設けたことにより低下することはな
い。すなわち、リーチスルー降伏を起こす逆電圧
値の低下に伴う耐圧低下を防止するために第２の
半導体層を厚くする必要はなく、第２の半導体層
を厚くしたことにより直列抵抗が増大して順電圧
が増大するという欠点は生じない。しかも、最も
高抵抗の領域である第３の半導体層を相対的に浅
く形成することになるので、この面でも順電圧の
増大を抑える合理的な構造となつている。
次に、第１図及び第２図を参照して本考案の実
施例に係わるシヨツトキバリア半導体装置につい
て述べる。
施例に係わるシヨツトキバリア半導体装置につい
て述べる。
第１図に示すシヨツトキバリア半導体装置は、
n+型（第１の導電型）のシリコン基板からなる
第１の半導体層１の上に、ｎ型のシリコンエピタ
キシヤル層から成る第２の半導体層２を形成し、
更に、第２の半導体層２の表面からB+イオンを
３×1011／cm2注入することによつて不純物補償で
n-型の第３の半導体層３を形成し、しかる後、
縞状にp+型（第２の導電型）の第４の半導体層
４を形成し、シヨツトキバリアを得るためにCr
を厚さ約2000Åに蒸着し更にAg及びNiを連続的
に蒸着することによつて金属層５を設け、又下部
電極金属層６を設けたものである。尚、７は約
7000ÅのSiO2層、８はp+型のガードリング半導
体層である。
n+型（第１の導電型）のシリコン基板からなる
第１の半導体層１の上に、ｎ型のシリコンエピタ
キシヤル層から成る第２の半導体層２を形成し、
更に、第２の半導体層２の表面からB+イオンを
３×1011／cm2注入することによつて不純物補償で
n-型の第３の半導体層３を形成し、しかる後、
縞状にp+型（第２の導電型）の第４の半導体層
４を形成し、シヨツトキバリアを得るためにCr
を厚さ約2000Åに蒸着し更にAg及びNiを連続的
に蒸着することによつて金属層５を設け、又下部
電極金属層６を設けたものである。尚、７は約
7000ÅのSiO2層、８はp+型のガードリング半導
体層である。
各層の不純物濃度を示すと、第１の半導体層１
が約５×1019／cm3、第２の半導体層２が約４×
1015／cm3、第３の半導体層３が１×1015／cm3（補
償後）、第４の半導体層４が約６×1018／cm3の不
純物濃度を夫々有する。また、半導体上面（電極
面）から第２の半導体層２の下端までの深さが約
10μ、p+型の第４の半導体層４の深さが約2μであ
り、第３の半導体層３の深さは第４の半導体層４
よりも更に浅く形成されている。また、p+型の
第４の半導体層４の幅は約6μ、第４の半導体層
４の相互間のn-型の第３の半導体層３の幅は約
10μである。
が約５×1019／cm3、第２の半導体層２が約４×
1015／cm3、第３の半導体層３が１×1015／cm3（補
償後）、第４の半導体層４が約６×1018／cm3の不
純物濃度を夫々有する。また、半導体上面（電極
面）から第２の半導体層２の下端までの深さが約
10μ、p+型の第４の半導体層４の深さが約2μであ
り、第３の半導体層３の深さは第４の半導体層４
よりも更に浅く形成されている。また、p+型の
第４の半導体層４の幅は約6μ、第４の半導体層
４の相互間のn-型の第３の半導体層３の幅は約
10μである。
第１図に示す如く構成されたシヨツトキバリア
半導体装置の上側電極金属層５に正の電圧を印加
して順バイアス状態とすれば、金属層５、第３の
半導体層３、第２の半導体層２、第１の半導体層
１、下側金属層６の経路で順方向電流が流れる。
一方、上側の金属層５に例えばマイナス30Vを印
加して逆バイアス状態とすれば、p+型の第４の
半導体層４とn-型の第３の半導体層３との間が
逆バイアス状態となり、p+型の第４の半導体層
４から約5.1μの幅で空間電荷領域即ち空乏層がn-
型の第３の半導体層３に広がる。n-型の第３の
半導体層３には両側から空乏層が延びてくるの
で、結局−30Vの逆電圧によつてn-型の第３の半
導体層３の表面が空乏層によつて埋まる。これに
より、金属層５とn-型の第３の半導体層３とを
通つて流れる逆方向電流は大幅に制限される。
p+型の第４の半導体層４の直下のｎ型の第２の
半導体層２に延びる空乏層は、不純物濃度の違い
から第３の半導体層３の広がり幅より小さく、リ
ーチスルー降伏を起こすにはまだ十分の余裕があ
る。今、−30Vの逆バイアスでn-型の第３の半導
体層３を空乏層で埋めた場合について述べたが、
低い逆方向電圧の場合には、第３の半導体層３が
空乏層で埋められない。しかし、空乏層が形成さ
れている領域は逆方向電流が流れにくいので、空
乏層の分だけ逆方向電流が抑えられる。また、空
乏層が広がつた分だけ逆方向でシヨツトキバリア
の面積が小さくなるので、結晶欠陥等で逆方向特
性が悪化する要因の存在確率が低くなり、信頼性
が向上する。尚、n-型の第３の半導体層３の表
面に於ける空乏層の面積の割合は50％以上である
ことが好ましく、80％以上であれば一層好まし
い。
半導体装置の上側電極金属層５に正の電圧を印加
して順バイアス状態とすれば、金属層５、第３の
半導体層３、第２の半導体層２、第１の半導体層
１、下側金属層６の経路で順方向電流が流れる。
一方、上側の金属層５に例えばマイナス30Vを印
加して逆バイアス状態とすれば、p+型の第４の
半導体層４とn-型の第３の半導体層３との間が
逆バイアス状態となり、p+型の第４の半導体層
４から約5.1μの幅で空間電荷領域即ち空乏層がn-
型の第３の半導体層３に広がる。n-型の第３の
半導体層３には両側から空乏層が延びてくるの
で、結局−30Vの逆電圧によつてn-型の第３の半
導体層３の表面が空乏層によつて埋まる。これに
より、金属層５とn-型の第３の半導体層３とを
通つて流れる逆方向電流は大幅に制限される。
p+型の第４の半導体層４の直下のｎ型の第２の
半導体層２に延びる空乏層は、不純物濃度の違い
から第３の半導体層３の広がり幅より小さく、リ
ーチスルー降伏を起こすにはまだ十分の余裕があ
る。今、−30Vの逆バイアスでn-型の第３の半導
体層３を空乏層で埋めた場合について述べたが、
低い逆方向電圧の場合には、第３の半導体層３が
空乏層で埋められない。しかし、空乏層が形成さ
れている領域は逆方向電流が流れにくいので、空
乏層の分だけ逆方向電流が抑えられる。また、空
乏層が広がつた分だけ逆方向でシヨツトキバリア
の面積が小さくなるので、結晶欠陥等で逆方向特
性が悪化する要因の存在確率が低くなり、信頼性
が向上する。尚、n-型の第３の半導体層３の表
面に於ける空乏層の面積の割合は50％以上である
ことが好ましく、80％以上であれば一層好まし
い。
上述から明らかなように、本実施例によれば、
n-型の第３の半導体層３を設けたので、空乏層
の横方向への拡がりが大きくなる。従つて、p+
型の第４の半導体層４の相互間隔即ちn-型の第
３の半導体層３の幅を大きくすることが可能にな
り、この種のシヨツトキバリア半導体装置として
はシヨツトキバリア部分の面積が大きくなつて電
流容量を大きく取れる。換言すれば小さな半導体
チツプで所望の電流容量を得ることが出来る。こ
のため、逆方向及び順方向の両方の特性のよいシ
ヨツトキバリア半導体装置を提供することが出来
る。
n-型の第３の半導体層３を設けたので、空乏層
の横方向への拡がりが大きくなる。従つて、p+
型の第４の半導体層４の相互間隔即ちn-型の第
３の半導体層３の幅を大きくすることが可能にな
り、この種のシヨツトキバリア半導体装置として
はシヨツトキバリア部分の面積が大きくなつて電
流容量を大きく取れる。換言すれば小さな半導体
チツプで所望の電流容量を得ることが出来る。こ
のため、逆方向及び順方向の両方の特性のよいシ
ヨツトキバリア半導体装置を提供することが出来
る。
またイオン注入によつて第３の半導体層３を形
成するので、これを極めて浅く形成することが可
能になる。従つて、順方向特性を良好に保つた状
態で順方向電流を減少させることが出来る。
成するので、これを極めて浅く形成することが可
能になる。従つて、順方向特性を良好に保つた状
態で順方向電流を減少させることが出来る。
以上、本考案の実施例について述べたが、本考
案はこれに限定されるものでなく更に変形可能な
ものである。例えば、第３の半導体層３をn-型
エピタキシヤル成長層で形成してもよい。また、
第３及び第４の半導体層３，４の平面形状を第３
図又は第４図のように変形してもよい。
案はこれに限定されるものでなく更に変形可能な
ものである。例えば、第３の半導体層３をn-型
エピタキシヤル成長層で形成してもよい。また、
第３及び第４の半導体層３，４の平面形状を第３
図又は第４図のように変形してもよい。
第１図は本考案の実施例に係わるシヨツトキバ
リア半導体装置の一部を示す断面図、第２図は第
１図の装置の半導体部分の表面を示す平面図であ
る。第３図及び第４図は本考案の変形例に係わる
シヨツトキバリア半導体装置を示す平面図であ
る。 尚図面に用いられている符号に於いて、１は第
１の半導体層、２は第２の半導体層、３は第３の
半導体層、４は第４の半導体層、５は金属層であ
る。
リア半導体装置の一部を示す断面図、第２図は第
１図の装置の半導体部分の表面を示す平面図であ
る。第３図及び第４図は本考案の変形例に係わる
シヨツトキバリア半導体装置を示す平面図であ
る。 尚図面に用いられている符号に於いて、１は第
１の半導体層、２は第２の半導体層、３は第３の
半導体層、４は第４の半導体層、５は金属層であ
る。
Claims (1)
- 【実用新案登録請求の範囲】 ｎ型又はｐ型の第１の導電型を有すると共に高
不純物濃度を有する第１の半導体層と、 前記第１の導電型を有すると共に前記第１の半
導体層の不純物濃度よりも低い不純物濃度を有し
て前記第１の半導体層の上に形成された第２の半
導体層と、 前記第１の導電型を有すると共に前記第２の半
導体層の不純物濃度よりも低い不純物濃度を有し
て前記第２の半導体層の上に形成され且つその上
面が半導体基板の表面に露呈している第３の半導
体層と、 その上面が前記半導体基板の表面に露呈し、そ
の下面が前記第２の半導体層に隣接し、その側面
に前記第３の半導体層が隣接するように配設さ
れ、且つ前記第３の半導体層よりも深く形成さ
れ、且つ前記第１の導電型と反対の第２の導電型
を有している第４の半導体層と、 前記第３の半導体層に対してシヨツトキバリア
を形成するように接触し且つ前記第４の半導体層
に対してオーミツクコンタクトを形成するように
接触している金属層と を具備し、前記半導体基板の表面の特定方向の直
線上において前記シヨツトキバリアと前記オーミ
ツクコンタクトが交互に配置されるように前記第
３及び第４の半導体層が配置されていることを特
徴とするシヨツトキバリア半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982113716U JPS5936264U (ja) | 1982-07-27 | 1982-07-27 | シヨツトキバリア半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982113716U JPS5936264U (ja) | 1982-07-27 | 1982-07-27 | シヨツトキバリア半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936264U JPS5936264U (ja) | 1984-03-07 |
| JPH0229729Y2 true JPH0229729Y2 (ja) | 1990-08-09 |
Family
ID=30263134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982113716U Granted JPS5936264U (ja) | 1982-07-27 | 1982-07-27 | シヨツトキバリア半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936264U (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750791B2 (ja) * | 1989-09-20 | 1995-05-31 | 株式会社日立製作所 | 半導体整流ダイオード及びそれを使つた電源装置並びに電子計算機 |
| US7355260B2 (en) * | 2004-06-30 | 2008-04-08 | Freescale Semiconductor, Inc. | Schottky device and method of forming |
| US7436022B2 (en) * | 2005-02-11 | 2008-10-14 | Alpha & Omega Semiconductors, Ltd. | Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout |
| JPWO2012157679A1 (ja) * | 2011-05-18 | 2014-07-31 | ローム株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522446A (en) * | 1975-06-24 | 1977-01-10 | Ushio Inc | Information reading apparatus |
| JPS528781A (en) * | 1975-07-10 | 1977-01-22 | Mitsubishi Electric Corp | Schottky barrier diode |
| JPS5935183B2 (ja) * | 1975-08-20 | 1984-08-27 | サンケイ電気 （株） | シヨツトキバリア半導体装置 |
| JPS5737886A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-07-27 JP JP1982113716U patent/JPS5936264U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5936264U (ja) | 1984-03-07 |
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