JPS6027118B2

JPS6027118B2 - 半導体メモリ装置

Info

Publication number: JPS6027118B2
Application number: JP55041569A
Authority: JP
Inventors: 弘岩橋; 正通浅野
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-03-31
Filing date: 1980-03-31
Publication date: 1985-06-27
Also published as: JPS56137591A

Description

【発明の詳細な説明】この発明は、読み出し速度をより向上させるように改良
した半導体メモリ装置に関する。

半導体メモリ装置は、例えばフローテイングゲートを持
った不揮発性半導体メモリ素子を使用して構成されてい
る。

このフローティングゲート型の不揮発性半導体メモリ素
子は、第１図Ａ〜Ｃに示すように、Ｐ型基体１１の表面
部に、ｎ十領域からなるソース１２およびドレィン１３
を形成し、ソース１２およびドレイン１３間には、チャ
ネル１４が形成されるように、酸化膜１５を介してコン
トロールゲート１６が設けられている。そして、この酸
化膜１５中にフローテイングゲート１７が埋めこまれて
いる。同図Ｄは、上記フローティングゲート型の不揮発
性半導体メモリ素子のシンボル記号を示している。この
ように構成されるフローティングゲート型の不揮発性半
導体メモリ素子にあっては、フローティングゲート１７
に電子を注入することにより、しきし、値電圧ｙ比が上
昇設定されるもので、この状態では、通常のコントロー
ルゲート１６に加えられるゲート電圧信号では、オン状
態とならない。また、電子が注入されていない場合には
、ゲート電圧信号をコントロールゲート１６に加えるこ
とにより、ソース１２およびドレイン１３間がオン状態
となるもので、ゲート電圧信号に対応して、「１」ある
いは「０」の出力情報の得られるメモリ素子１８を構成
するようになるものである。しかしながら、このような
メモリ素子１８にあっては、フローティングゲート１７
への電子の注入効率をよくしたり、データ読み出し時に
おけるメモリ素子に流れる電流を多くとるためには、実
効的なゲートであるフローテイングゲート１７の電位を
、コントロールゲート１６の電位上昇時に充分上げるこ
とが必要となってくる。

このメモリ素子にあっては、図からも明らかなように、
コントロールゲート１６とフローテイングゲート１７間
、フィールド部分のフローティング１７と基体１１間、
さらにフローテイングゲート１７とチャネル１４間に、
それぞれ容量Ｃ，〜Ｃ３を有するものであり、コントロ
ールゲート１６およびフローティングゲート１７の噂位
をそれぞれＶｃＧ，ＶＦとすると．このＶｃｃおよびＶ
ｐは次の式のように表わされる。

Ｃ，ＶＦ＝Ｃ，十Ｃ２十Ｃ３ＶｃＧこの式からわかるように、フローテイングゲート１７
の電位を上げるには、容量Ｃ３に比して容量Ｃ，を大き
くすればよいが、そのための１つの方法にフローテイン
グゲートと、コントロールゲート間の絶縁膜厚をうすく
する方法があるが、膜厚をうすくすると、フローテイン
グゲート中の蚤子が逃げやすくなり、信頼性上の問題が
ある。

他の方法として、フローティングゲートを大きくする方
法がある。すなわち、容量Ｃ２を形成する所のフローテ
ィングゲートと、基板間の距離は、普通７０００Ａ、ま
たフ。−ティングゲートと、コントロールゲート間の距
離は、１０００Ａ程度のため、単位面積で比較すれば、
Ｃ，＞Ｃ２となる。よってチャネル部分を一定にしてフ
ローティングゲートを大きくすれば、Ｃ，がＣ２よりは
るかに大きいから、Ｃ，がＣ２十Ｃ３の増加のわりあい
より大きくなるものである。第２図は、上記のようなメ
モリ素子１８で構成されるメモリ装置の構成を平面的に
示したもので、等間隔にして横方向に延びる複数の行線
１９，，１９２・・・を備え、この行線１９，，１９２
・・・それぞれにおいて、複数のメモリ素子１８，．，
１８，２・・・が配置されるようになる。

例えば、行線１９，に対しては、メモリ素子１８，．，
１８，２…が等間隔で配置され、そのそれぞれのゲート
１６が対応接続され配置される。具体的には、隣接する
メモリ素子１８，．，１８，２…のそれぞれのゲート１
６を接続して、行線１９，を構成するようにする。同様
に、行線１９２に対しても、メモリ素子１８２，，１８
２２・・・が形成されるもので、この場合対向するメモ
リ素子１８，．と１８２・，１８・２と１８２２，・・
・でそれぞれドレィン電極を対向設定し、共通にして、
列線２０，，２０２…に接続された構成になっている。
そして、ソースはグランド線ＧＮＤに接続されている。
すなわち、各メモリ素子１８，．，１８，２…の横方向
の長さは、図中斜線で示されたフローティングゲート１
７とトランジスタのチャネル中Ｗによって決まる。

しかしながら、メモリ集積度の向上のため、フローテイ
ングゲート１７およびチヤネル中はできるだけ小さくす
ることが要求される。そのため、チャンネル中Ｗをトラ
ンジスタ機能を発揮するために許容される最低の大きさ
にするもので、例えばコントロールゲートの電位ＶｃＧ
が５Ｖの時、フローティングゲートの電位が３Ｖ程度に
なるように、フローテイングゲート１７の大きさを決め
ているのが現状である。したがって、メモリ素子のコン
ダクタンス９ｍ‘ま上がらず、Ｖｃｃが５Ｖでドレイン
電圧が５Ｖの時、１００一Ａ程度の出力電流しかとれな
い。その結果、このメモリ素子のソース、ドレィン間が
オン状態となり、列線を放電するには、列線の容量が大
きく、メモリ素子に流れる電流が少ないために多くの時
間が必要であった。メモリ装置の読み出し速度は、この
メモリ素子の列線放電時間で制限され、データ読み出し
時間の約半分がこの放電時間に費やされていた。この発
明は、上記のような事情に鑑みなされたもので、メモリ
素子に記憶されたデータの読み出し速度を充分に向上さ
せる半導体メモリ装置を提供することを目的とする。

以下、図面を参照してこの発明の−実施例を説明する。

第３図はその回路構成を示したもので、それぞれ複数の
行線１９，〜１９ｎおよび列線２０１〜２０ｍは、マト
リックス状に配列され、その各交差部にそれぞれ前述し
たようなフローティングゲート型ＭＯＳトランジスタで
なるメモリ素子１８１・〜１８・肌１８２，〜１８２
肌…が配設されている。そして、そのそれぞれのメモリ
素子のゲートはそれぞれ対応する行線１９・〜１９ｎに
、同じくドレインは対応する列線２０，〜２０ｍに接続
され、ソースがアース接続されている。このように構成
されるメモリ装置において、１つのメモリ素子を選択指
定するには、行線および列線指定で行なうもので、この
行線および列線の指定は、行および列デコーダ２１，２
２で行なう。行デコーダ２１には、図示しないＣＰＵ等
から、行アドレスデータＡｏ〜Ａｉが供給され、信号Ｃ
，〜Ｃｎによって、行線１９，〜１９ｎのいずれかに「
１」レベルの信号を発生し、その行線を指定する。一方
、列デコーダ２２には同様に列アドレスデ−タり〜Ａｍ
が供給され、信号Ｒ，〜Ｒｍの１つを発生し、列線２０
，〜２０ｍに直列に接続されているェンハンスメント型
ＭＯＳトランジスタ２３，〜２３ｍのいずれかのゲート
に「１」レベルの信号を供Ｖ給する。このトランジスタ
２３１〜２３ｍのドレィンは、共通に接続され、この共
通接続部Ｓには、負荷用のディブレッション型ＭＯＳト
ランジスタ２４を介して電源Ｖｃを供給する。したがっ
て、トランジスタ２３，〜２３ｍのいずれかのゲートに
「１」レベルの信号を供給し、そのソース、ドレィン間
をオン状態にすると、そのトランジスタに接続されてい
る列線が指定され、電源Ｖｃが接続される状態となる。
そして、上記列線２０，〜２０ｍの共通接続部Ｓの論理
電位レベルが出力回路２５を介して、読み出しディジタ
ル情報として、出力端子０から出力されるようになつて
いる。一方、各列線２０，〜２０ｍの他端は、ェンハン
スメント型ＭＯＳトランジスタ２６１〜２６ｍのそれぞ
れのドレインに接続されている。

このトランジスタ２６，〜２６ｍのそれぞれのソースは
アース接続されており、またそれぞれのゲートには、パ
ルス発生回路２７からの出力信号Ｐが供艶貧されている
。このパルス発生回路２７は、アドレス入力信号によっ
て動作状態の設定されるもので、行および列デコーダ２
１，２２に供ｖ給されるアドレスデータへ〜Ａｍが、第
４図のＡで示すように変化した時に、第４図のＢに示す
ように、信号Ｐを発生し、トランジスタ２６，〜２６ｍ
をオン状態とする。すなわち、列線２０・〜２０ｍを「
０」レベルとする。そして、第４図Ｃに示すように、指
定された行線が充電され「１」レベルになると、信号Ｐ
は「０」レベルとなる。したがって、パルス発生回路２
７は、アドレスデータが変化してから、行線が指定され
るまでの間（たとえば８のｓｅｃ）信号Ｐを「１」レベ
ルとするパルスを発生するものである。このように構成
される半導体メモリ装薄にあっては、パルス発生回路２
７に供給されるアドレスデータの内容が変わると、出力
信号Ｐが「１」レベルとなる。

したがって、トランジスタ２６，〜２６ｍがオン状態と
なり、列線２０，〜２０ｍが放電される。一方、行およ
び列デコーダ２１，２２にもアドレスデータが供給され
ており、例えば行線１９，および列線２０，が指定され
、メモリ素子１８，．が選択されたとする。この時、こ
のトランジスタ１８１１のフローテイングゲートに電子
が注入されていない場合、トランジスタ１８．・はオン
状態となり、列線２０，を放電して、「０」レベルの信
号が出力回路２５を介して出力されるようになる。この
場合、列線２０，はすでに放電され、「０」レベルの状
態になっているので、出力が「０」レベルになるのは非
常に速くなる。また、トランジスタ１８，．のフローテ
イングゲートに電子が注入されている場合には、トラン
ジスタ１８，．が選択されても、オフ状態に保たれ、「
１」レベルの信号が出力回路２５に供給され、信号「１
」が出力される。この場合、列線２０，をトランジスタ
２４により充電するものであるが、このトランジスタ２
４のコンダクタンスｇｍを充分大きく設定すれば、列線
２０，の充電速度も充分上げることができる。すなわち
データの読み出し速度は速くなる。また、最近の半導体
メモリＬＳＩ（大規膜集積回路）の様にパワーダウンモ
ードがあるもの、つまりそのＬＳＩが非選択の時、谷内
部回路を動作させなくて消費電流を減らすような機能を
持ったものについては、そのパワーダウン信号の変化し
た時にアドレス変化時同様パルスを出してもよい。

（なぜなら、このようなパワーダウン信号と、アドレス
は同時に変化して、使用することが多いからである。）
また、このようなモードを持ったは１についてのデコー
ダ、アドレスバッファ等の回路については、よく知られ
ているので省略する。また、パルス発生回路は、パワー
ダウン信号により、動作、非動作が制御されてもよい。

なお、信号Ｐは、新たに行線が指定された後も長く“１
”レベルにあることは、逆に列線の充電が妨げられ、フ
ローテイングゲートに函子が注入されているメモリセル
の読み出し速度が遅くなる。

このため、新たに行線が指定された後は、すみやかに“
０”になることが望ましい。むしろ行線の充電途中、信
号Ｐが“０”になるよう設定されるのが最適である。ト
ランジスタ２６・〜２６ｍは、第３図接続部Ｓに接続し
てもよい。

この場合行線の変化よりも列デコーダからの出力の方を
速くしておけば、列線はトランジスタ２３，〜２３ｍの
導適状態にあるどれか１つを介して放電される。すべて
のアドレスの入力のうち、どれか１つが変化した時パル
スを発生させてもよいが、行デコーダの入力アドレスが
変化した時だけでもよい。

つまり列線は、第３図においてトランジスタ２３，〜２
３ｍが非選択状態でカットオフ状態にある場合、負荷ト
ランジスタ２４から切り離される。よって非選択の列線
はすでに放電が完了しており、列デコーダの切りかわり
には特別に放電しなくてもよい。なお、上記実施例では
メモリ素子として、フローティングゲート型ＭＯＳトラ
ンジスタを用いたが、これは他のメモリ素子でもよいの
である。

以上述べたように、この発明によれば、メモリ素子に記
憶されたデータの読み出し速度をより向上させた半導体
メモリ装置を提供することができる。

【図面の簡単な説明】

第１図Ａ〜Ｃは、メモリ素子として使用されるフローテ
イングゲート型のＭＯＢトランジスタを説明するもので
、Ａは平面図、ＢおよびＣはそれぞれＡ図のｂ−ｂ線お
よびｃ−ｃ線の断面構成図、第１図Ｄは素子のシンボル
を示す図、第２図は上記〆モリ素子から構成されるメモ
リ装置を示す平面図、第３図はこの発明の一実施例に係
る半導体メモリ装置の回路構成図、第４図は上記装置の
動作を説明するタイミングチャートである。１８，．〜１８ｎｍ……フローテイングゲート型Ｍ○Ｓ
トランジスタ、２１…・・・だｎデコーダ、２２…
…列デコーダ、２３・〜２３ｍ……ヱンハンスメント型
ＭＯＢトランジスタ、２４・・・・・・ディプレツショ
ン型ＭＯＳトランジスタ、２５……出力回路、２６，〜
２６ｍ…・・・エンハンスメント型ＭＯＳトランジスタ
、２７・・・・・・パルス発生回路。第１図第１図第２図第４図第３図

Claims

【特許請求の範囲】

１行線と、入力されるアドレスデータによりこの行線
を選択する行デコーダと、この行デコーダ及び前記行線
を介して駆動されるメモリセルと、このメモリセルから
データを受ける列線と、アドレスデータ変化時から所定
の時間、前記列線を前記メモリセルのソース側電位方向
に放電する手段とを具備したことを特徴とする半導体メ
モリ装置。