JPH02297795A

JPH02297795A - 半導体メモリ

Info

Publication number: JPH02297795A
Application number: JP1119289A
Authority: JP
Inventors: Yukihisa Tokida; 常田　幸寿; Yasuyoshi Inota; 猪田　康義
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-05-12
Filing date: 1989-05-12
Publication date: 1990-12-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ線対を介して書き込みや読み出しが行わ
れる半導体メモリに関し、特に書き込み終了時にライト
リカバリィ動作が行われるスタティックＲＡＭ等の半導
体メモリに関する。

（発明の概要）本発明は、データ線対を介して書き込みや読み出しが行
われ、ライトリカバリィ動作が行われる半導体メモリに
おいて、データ線対の電位差をライトリカバリィ時に書
き込み時の電位差と読み出し時の電位差の間の電位差に
することにより、ライトリカバリィ動作のための信号系
の簡素化等を図るものである。

〔従来の技術〕

スタティックＲＡＭは、各メモリセルがフリップフロッ
プより構成され、各メモリセルに接続する一対のデータ
線（ビット線）を介してデータの書き込みや読み出しが
行われる。このようなメモリセルでは、データの書き込
みのために、データ線の一方を接地電圧Ｖｓｓ近くまで
下げる必要がある。しかし、読み出し時では、一方のデ
ータ線の電位が接地電圧Ｖｓｓ近くまで低い場合、デー
タの破壊となることがある。そこで、書き込み終了後、
読み出し開始前にデータ線対の電位を電源電圧■ｃｃ近
くまで引き上げる必要があり、その動作がライトリカバ
リィ動作と呼ばれる。

第４図は従来のスタティックＲＡＭの一例を示す。ワー
ド線１０１により選択されるメモリセル１０２が配設さ
れ、このメモリセル１０２にはデータの書き込み、読み
出しのために一対のビット線１０３，１０４が接続され
る。このビット線対１０３．１０４は列選択スイッチ１
０５を介して一対のデータ線１０６，１０７に接続する
。このデータ線対１０６，１０７にはデータの書き込み
用の書き込み回路が接続されている。書き込み回路は、
ライトイネーブル信号ＷＥとデータ人力信号Ｄｉｎが入
力するＮＯＲ回路１０８と、ライトイネーブル信号ＷＥ
とインバーター１１０により反転したデータ入力信号Ｄ
ｉｎが入力するＮＯＲ回路１０９を有している。これら
ＮＯＲ回路１０８゜１０９は、それぞれデータ線１０６
，１０７に接続するｎＭＯｓトランジスタ１１３とｎＭ
Ｏｓトランジスタ１１４をデータの書き込み時に一方が
オンになるように駆動する。上記ライトイネーブル信号
ＷＥが入力するパルス発生回路１１５はライトリカバリ
ィ信号ＲＣＶを２つの９ＭＯ３）ランジスタ１１１．１
１２のゲートに出力する。９ＭＯ３）ランジスタ１１１
，１１２はライトリカバリィ時に作動して書き込み時の
下げられたデータ線１０６，１０７の電位を引き上げる
。

第５図は第４図の回路の動作を説明するための波形図で
あり、ライトイネーブル信号ＷＥが立ち上がって書き込
みが終了した時には、上記パルス発生回路１１５からラ
イトリカバリィ信号ＲＣＶのパルスＰｗが発生する。こ
のライトリカバリィ信号ＲＣＶのパルスＰｗにより９Ｍ
Ｏ３）ランジスタ１１１，１１２はオンになり、データ
線１０６．１０７及びビット線１０３．１０４の中、電
位の低かった方のレベルが電源電圧Ｖｃｅ近くまで引き
上げられる。このようにライトリカバリィ動作が進めら
れて、読み出し動作が始まる。

また、同様なライトリカバリィ動作を行う半導体メモリ
として、第６図に示すものが知られる。

簡単のため第４図の回路と同じ要素に同じ引用符号を用
い、その主な相違点につき説明すると、ＮＯＲ回路１０
８，１０９は、それぞれインバーター１２４，１２５を
介し、さらにトランスファーゲー）１２２，１２３を介
してデータ線１０６゜１０７を駆動する。これらトラン
スファーゲート１２２．１２３は、ライトイネーブル信
号ＷＥが入力する遅延回路１２０から発生しインバータ
ー１２１を介してゲートに供給される遅延信号ＷＥｄに
より制御される。

第７図はその第６図の回路の動作を説明するための波形
図である。ライトイネーブル信号ＷＥを反転させて遅延
させた遅延信号ＷＥｄが用いられている。ライトイネー
ブル信号ＷＥがローレベルで遅延信号ＷＥｄがハイレベ
ル時に、書き込みが行われ、データ線対１０６，１０７
及びビット線対１０３，１０４のそれぞれ対の一方のレ
ベルが接地電圧Ｖｓｓ近くまで引き下げられる０次に、
ライトイネーブル信号ＷＥがローレベルからハイレベル
に変化して書き込み動作が終了する。この時、遅延信号
ＷＥｄはまだハイレベルのままであり、トランスファー
ゲート１２２，１２３がオンとされ、さらにインバータ
ー１２４，１２５の入力が共にローレベルであることか
ら、データ線対１０６．１０７及びビット線対１０３，
１０４のレベルは電源電圧Ｖｃｅ近くまで引き上げられ
てライトリカバリィ動作が行われる。

〔発明が解決しようとする課題〕

ところが、上述の各半導体メモリでは、ライトリカバリ
ィ動作のための信号系が複雑化するという問題がある。

すなわち、第４図の半導体メモリでは、ライトリカバリ
ィ時だけに、ｐＭＯＳトランジスタ１１１．１１２をオ
ンにするためのライトリカバリィ信号ＲＣＶが必要であ
り、そのためのパルス発生回路１１５も必要になる。こ
のため回路規模が拡大し、制御のための信号もその数が
多くなる。

また、第６図の半導体メモリでも同様に、ライトリカバ
リィ動作を行うために、ライトイネーブル信号ＷＥから
所定時間遅延した遅延信号ＷＥｄを発生させる必要があ
り、遅延回路１２０が必要になる。

そこで、本発明は上述の技術的な課題に鑑み、ライトリ
カバリィ動作のための信号系を簡素化するような半導体
メモリの提供をを目的とする。

〔課題を解決するための手段］上述の目的を達成するために、本発明の半導体メモリは
、データ線対の電位差をライトリカバリィ時に書き込み
時の電位差と読み出し時の電位差の間の電位差にするこ
とを特徴とする。

より具体的には、データ線対の電位差を書き込み時の電
位差と読み出し時の電位差の間の電位差にするための構
成としては、データ線の電位に依存してオン・オフ或い
はインピーダンス等が設定されるスイッチ手段を用い、
このスイッチ手段をデータ線を駆動するデータ線駆動手
段に接続して制御する構成が挙げられる。そのスイッチ
手段はデータ線の電位を検出してデータ線駆動手段を制
御Ｂする機能を有し、その−例としては、ゲートがデー
タ線に接続されるｐＭＯ３）ランジスタを、データ線駆
動手段の電源電圧側に配置すれば良い。

なお、データ線駆動手段はデータ入力信号に応じてデー
タ線を駆動する回路である。

本発明の半導体メモリは、例えばマトリクス状に配列さ
れたメモリセルを有し、そのメモリセルはフリップフロ
ップを構成する。このような半導体メモリでは、ワード
線や列選択トランジスタにより各メモリセルを選択でき
る。本発明の半導体メモリのメモリセルにはそれぞれ一
対のデータ線が接続する。なお、本明細書においては、
と７）線は、データ線のメモリセル例の一部として機能
し、意味上データ線に含まれる。

〔作用〕

ライトリカバリィ時の電位差を書き込み時の電位差と読
み出し時の電位差の間の中間的な電位差とすることで、
ライトリカバリィ動作のためのタイミングの制御のため
の信号系が不要となり、単に中間的な電位差を検出しな
がらライトリカバリィ動作を進めれば良いことになる。

このため、回路や信号系の簡素化が行われることになる
。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例はスタティックＲＡＭの例であり、データ線の
電位を検出しながらライトリカバリィ動作が行われる例
である。

まず第３図を参照して本実施例のスタティックＲＡＭの
全体の回路構成について説明する。

本実施例のスタティックＲＡＭは、図中一部省略して示
すが、マトリクス状に配列される複数のメモリセル２０
を有する。各メモリセル２０は一対のビット線５．６に
挟まれて存在し、データはビット線対５．６を介して入
出力される。各メモリセル２０はアドレス信号に応じて
行デコーダ３１により選択されるワード線３０を用いて
各行毎に選択される。メモリセル２０の列選択はビット
線各５．６に設けられたスイッチとしてのカラムセレク
タ３３によって行われ、このカラムセレクタ３３はアド
レス信号に応じた列デコーダ３２からの信号によって動
作する。ビット線対５．６の終端部にはピント線負荷４
０が設けられる。

上記ビット線対５．６は複数本毎にデータ線対３．４に
接続する。データ線対３，４には、書き込み回路１０と
、読み出し回路５０がそれぞれ接続する０次に詳しく説
明するように、その書き込み回路１０にはライトイネー
ブル信号ＷＥとデータ入力信号Ｄｉｎが供給される。ま
た、読み出し回路５０は、ライトイネーブル信号ＷＥが
供給され、センスアンプを用いてメモリセル２０から読
み出したデータをデータ出力信号Ｄｏｕｔとして出力す
る。また、このデータ線対３，４の終端部には、所要の
読み出し電位等を与えるためのデータ線負荷４１が配さ
れる。

なお、このような書き込み回路１０．読み出し回路５０
或いは行デコーダ３１３列デコーダ３２等は、ライトイ
ネーブル信号ＷＥ、チップイネーブル信号ＣＥ等が供給
されるコントロール回路６０からの信号により制御され
る。

次に、第１図を参照しながら更に詳しく説明する。各メ
モリセル２０は、フリップフロップを構成するように回
路を有し、接地電圧Ｖｓｓと電源電圧ＶｃｃＯ間に一対
の駆動トランジスタ２１．２２と一対の高抵抗負荷２３
．２４を有しており、駆動トランジスタの一方と高抵抗
負荷の一方は直列に接続される。それら一対の駆動トラ
ンジスタ２１．２２はゲートとドレインが相互に接続さ
れる。

このためデータの蓄積時には駆動トランジスタ２１．２
２の一方のみがオンになり、他方はオフである。そして
、オンにされていたトランジスタのゲート電圧を十分に
下げることでデータが反転する。そのクロスカップルド
コンタクトにはワードトランジスタ２５．２６の一方の
ソース・ドレインが接続し、ワードトランジスタ２５．
２６の他方のソース・ドレインにビット線５，６が接続
する。このワードトランジスタ２５．２６のゲートがワ
ード線３０である。従って、前述の行デコーダ３１の働
きによってワード線３０の電位がハイレベルになった時
、ワードトランジスタ２５．２６がオンなり、データの
読み出しや書き込みがビット線対５．６との間で可能と
なる。

そのビット線５．６は列選択スイッチであるＰＭＯＳト
ランジスタ３５と０ＭＯ３）ランジスタ３４からなるＣ
ＭＯＳスイッチにより選択される。

これらＣＭＯＳスイッチは、列デコーダ３２からの信号
に基づいた列選択信号ΦＹＳにより制御され、９ＭＯｓ
トランジスタ３５には反転した列選択信号ΦＹＳを供給
するために途中にインバーター３６が配設される。ビッ
ト線対５，６を？：端するピント線負荷は、ゲートに接
地電圧Ｖｓｓが与えられソースに電源電圧Ｖｃｃが与え
られたｐＭＯｓトランジスタ４２．４２より構成され、
読み出し時等においてビット線５，６に所定の電位を与
える。

このようなビット線対５．６はＣＭＯＳスイッチを介し
てデータ線対３，４に接続される。このデータ線対３．
４を介してデータの書き込みや読み出しが行われる。こ
のデータ線対３，４の終端部には、ビット線と同様に、
ゲートに接地電圧■ｓｓが与えられソースに電源電圧Ｖ
ｃｃが与えられたｐＭＯＳトランジスタ４３．４３から
なるデータ線負荷が設けられる。

そして、このデータ線対３．４をデータの書き込み時に
駆動する手段である書き込み回路１０について説明する
と、まず、ライトイネーブル信号ＷＥがそれぞれ一方の
入力端子に入力する２つのＮＯＲ回路１５．１６が設け
られる。このＮＯＲ回路１５．１６は２人力であり、他
方の入力端子にはデータ入力信号Ｄｉｎが、ＮＯＲ回路
１５にはそのまま、ＮＯＲ回路１６にはインバーター１
７を介して信号を反転させながらそれぞれ供給される。

これらＮＯＲ回路１５．１６の出力は、それぞれバッフ
ァに送られる。すなわち、ＮＯＲ回路１５の出力は９Ｍ
Ｏ３）ランジスタ１１とｎＭ。

Ｓトランジスタ１２の各ゲートに送られ、ＮＯＲ回路１
６の出力は９ＭＯ３）ランジスタ１３と０ＭＯ３）ラン
ジスタ１４の各ゲートに送られる。

９ＭＯ３）ランジスタｌ■と０ＭＯ３）ランジスタ１２
のドレイン同士は接続され、ｐＭＯＳトランジスタ１３
とｎＭＯＳ　）ランジスタ１４のドレイン同士も接続さ
れる。これら各ドレインが一対のデータ線３，４のそれ
ぞれに接続する。各ｎＭＯＳトランジスタ１２．１４の
ソースには接地電圧Ｖｓｓが供給される。

そして、特に本実施例のスタティックＲＡＭでは、バッ
ファを構成するｐＭＯＳトランジスタ１１．１３のソー
ス側にスイッチ手段としてのｐＭＯＳトランジスタ１．
２が配設される。ｐＭＯＳトランジスタ１のドレインは
、９ＭＯ３）ランジスタ１１のソースに接続され、その
ソースは電源電圧Ｖｃｃに接続されるが、そのゲートは
データ線対３，４の一方のデータ線３に接続される。ま
た、同様に、ｐＭＯＳトランジスタ２のドレインは、９
ＭＯ３）ランジスク１３のソースに接続され、そのソー
スは電源電圧Ｖｃｃに接続されるが、そのゲートはデー
タ線対３，４の他方のデータ綿４に接続される。このよ
うな接続関係より、ｐＭＯＳトランジスタ１，２は、デ
ータｔ１３，４の電位によってオン・オフの状態が定め
られ、具体的にはバッファの動作する範囲をデータ線３
，４の電位が電ａｔ圧ＶｃｃよりｐＭＯＳトランジスタ
１．２の閾値電圧■いを引いた値以下の範囲の場合だけ
に限定する。このため、次に説明するように、データ線
３，４の電位によってライトリカバリィ動作が進められ
るため、複Ｈなタイミングの信号や回路等が不要になる
。

次に、第２図の波形図と第１図を参照しながら、本実施
例のスタティックＲＡＭの動作について説明する。

まず、時刻ｔ１でライトイネーブル信号ＷＥが立ち下が
り、書き込み状態になったものとする。

そして、この時、データ入力信号Ｄｉｎが例えばハイレ
ベルであるとする。すると、ＮＯＲ回路１５の２人力の
一方がハイレベルであるために、Ｎ。

Ｒ回路１５の出力はローレベルになる。同時に、ＮＯＲ
回路１６の２人力は共にローレベルであるために、ＮＯ
Ｒ回路１６の出力はハイレベルにされる。ＮＯＲ回路１
５はＰＭＯＳトランジスタ１１をオン状態にさせると共
にｎＭＯＳ）ランジスタ１２をオフにさせる。よって、
データ線３の電位は高いレベルに保持される。また、Ｎ
ＯＲ回路１６はＰＭＯＳトランジスタ１３をオフにさせ
てｎＭＯｓトランジスタ１４をオンにさせる。ｎＭＯＳ
）ランジスタ１４がオンになることで、高いレベルにさ
れていたデータ線４のレベルがｎＭ。

Ｓトランジスタ１４によって接地電圧ＶＳＳまで引き下
げられる。この時、ＰＭＯＳトランジスタ２もオンにな
るが、ｐＭＯＳ）ランジスタ１３がオフであるから、ｐ
ＭＯＳトランジスタ２のオン・オフは回路動作上関係な
い。このようにデータ線対３，４の一方のデータ線４の
電位が引き下げられることで、アドレス信号に基づいて
選択されたビット線対５．６の一方のビット線６の電位
も接地電圧Ｖｓｓ近くまで引き下げられ、アドレス信号
に基づいてワード線３０により選択される行のメモリセ
ル２０にデータが書き込まれる０例えば、ビット線６の
電位が接地電圧Ｖｓｓ近くにされる時では、駆動トラン
ジスタ２２がオンにされ、駆動トランジスタ２１がオフ
にされてデータが記憶される。

次に、このような書き込み動作が終了した時のライトリ
カバリィ動作について説明する。まず、ライトイネーブ
ル信号ＷＥが時刻１．に立ち上がったものする。すると
、そのライトイネーブル信号ＷＥが入力するＮＯＲ回路
１５．１６の出力レベルは共にローレベルとなり、各バ
ッファを構成するｎＭＯｓ　）ランジスタ１２，１４は
オフにされ、９ＭＯ３）ランジスタ１１，１３はオンに
される。このライトリカバリィ時では、少なくとも一方
のデータ線が接地電圧Ｖｓｓ近くの電位とされており、
仮にその接地電圧Ｖｓｓ近くの電位とされている方を前
述のデータ線４とすると、ＰＭＯＳトランジスタ２はソ
ースが電源電圧Ｖｃｃでゲートがデータｆ１４の電位で
あるためにオンである。このため、ＮＯＲ回路１６例の
バッファは活性化し、データ線４は共にオン状態のｐＭ
ＯＳトランジスタ２．１３を介してその電位が引き上げ
られる。

同時にデータ線４に接続するビット線６の電位も９ＭＯ
３）ランジスタ２．１３により引き上げられる。この時
、他方のバッフ１では、ｐＭＯＳトランジスタ１がオフ
であるために、データ線３の電位を変化させるようには
動作しない。

このようなデータ線４．ビット線６の電位の引き上げ動
作すなわちライトリヵバリイ動作が進められたところで
、例えば時刻り、でデータ線４の電位がｔ′ａ電圧Ｖｃ
ｃよりもｐＭＯｓトランジスタ２の閾値電圧Ｖい分だけ
低い電位に達する。すると、９ＭＯ３）ランジスタ２は
オン状態からオフ状態に変化し、ＰＭＯＳトランジスタ
２．１３を介したデータ線４．ビット線６の電位の引き
上げ動作が終了する。このようなライトリヵバリイ動作
の終了は、ｐＭＯＳトランジスタ２のゲートがデータ線
４に接続されて、データ線４の電位を検出しながら行わ
れるために、何ら複雑なタイミングによる制御を必要と
せずに行われる。このため信号系の簡素化が実現される
。

次に、ライトリカバリィ動作の終了後、時刻も、に読み
出し動作が始まる。この読み出し動作は第３図の読み出
し回路６ｏの図示しないセンスアンプ等を作動させ、ア
ドレス信号に基づいて成るメモリセル２０を選択し、ビ
ット線５．６及びデ−タ線３，４を介して行われる。こ
こで、読み出しが行われる時のデータ線３，４のレベル
をｐＭＯＳトランジスタ１．２が動作しない範囲に保つ
ことで、ｐＭＯＳトランジスタ１．２をデータ線３．４
に接続したままにすることができ、換言すると、読み出
し時の電位差よりもライトリカバリィ時の電位差を大き
くしておくことで、何ら複雑なタイミングによる制御を
必要としないライトリカバリィ動作が実現されることに
なる。−例として、読み出しのロー側のレベルは、電源
電圧Ｖｃｃ−数百ｍＶ（数百ｍＶはＰＭＯＳトランジス
タ１゜２の闇値電圧■いより小さい絶対値を有する。）
に設定される。

このように、本実施例のスタティックＲＡＭでは、ライ
トリカバリィ時の電位差がＶｃｃ−Ｖｔｂとされて、書
き込み時の電位差（Ｖｃｃ　　ＶｓＳ）と読み出し時の
電位差（Ｖｃｃ−数百ｍＶ）の間の中間的な電位差とさ
れる。このために、ライトリカバリィ動作のためのタイ
ミングの制御のための信号系が不要となり、単に中間的
な電位差を検出しながらライトリカバリィ動作を進めれ
ば良いことになる。従って、回路の規模の簡素化が行わ
れ、複雑な信号系やタイミングの設定等の作業も不要と
なる。

なお、本実施例のスタティックＲＡＭでは、ライトリカ
バリィ時に電位の引き上げのみを行っているが、イコラ
イズ回路やプルアップ回路若しくはプルダウン回路等を
併用して用いる構成とすることもできる。また、メモリ
セルの回路構成も限定されるものではない。

［発明の効果］本発明の半導体メモリは、ライトリカバリィ時の電位差
が読み出し時より小さく且つ書き込み時よりも大きな中
間的な電位差とされる。このため、データ線の電位を検
出しながらライトリカバリィ動作をさせることが可能で
あり、このため複雑な信号系やその信号系を発生させる
ための回路等が不要になる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一例の要部回路図、第
２図はその一例の動作を説明するための波形図、第３図
はその一例の全体的な構成を示すブロック図、第４図は
従来の半導体メモリの一例の回路図、第５図はその従来
の半導体メモリの一例の波形図、第６図は従来の半導体
メモリの他の一例の回路図、第７図はその従来の半導体
メモリの他の一例の波形図である。１．２・・・ｐＭＯｓ）ランジスタ３．４・・・データ線５．６・・・ビット線１０・・・書き込み回路１１．１３・・・ＰＭＯＳトランジスタ１２．１４・・
・ｎＭＯ３ｌ−ランジスタ１５．１６・・・ＮＯＲ回路２０・・・メモリセル

Claims

【特許請求の範囲】

データ線対の電位差をライトリカバリィ時に書き込み時
の電位差と読み出し時の電位差の間の電位差にすること
を特徴とする半導体メモリ。