JPH02297974A

JPH02297974A - 薄膜ｅ↑２ｐｒｏｍ

Info

Publication number: JPH02297974A
Application number: JP1117582A
Authority: JP
Inventors: Hiroshi Matsumoto; 広松本
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-05-12
Filing date: 1989-05-12
Publication date: 1990-12-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は薄膜Ｅ’　ＦＲＯＭに関するものである。

〔従来の技術〕最近、Ｅ２ＰＲＯＭとして、メモリトランジスタと、こ
のメモリトランジスタを選択する選択トランジスタ（各
メモリトランジスタにそれぞれ接続される選択トランジ
スタ、または、メモリトランジスタのゲート、ソース、
ドレイン電極がつながる各配線にそれぞれ接続されるラ
イン選択トランジスタ）とを、薄膜トランジスタで構成
した薄１１１Ｅ２ＰＲＯＭが開発されている。

この種の薄膜Ｅ２ＰＲＯＭとしては、上記選択トランジ
スタを通常の薄膜トランジスタとしたものが知られてい
るが、最近では、上記選択トランジスタのオン電流を大
きくするために、この選択トランジスタを、トランジス
タ本来のゲート絶縁膜のほかに、半導体層に電圧を印加
するもう１つのゲート電極を備えた薄膜トランジスタと
することが考えられている。

第４図は、選択トランジスタを、トランジスタ本来のゲ
ート電極ともう１つのゲート電極との２つのゲート電極
を備えた薄膜トランジスタとした薄膜Ｅ２　ＦＲＯＭを
示したもので、ここでは、メモリトランジスタにそれぞ
れ選択トランジスタを接続したものを示している。

この薄膜Ｅ２　ＦＲＯＭは、ガラス等からなる絶縁性基
板１の上に、２つのゲート電極を備えた薄膜トランジス
タからなる選択トランジスタＴＩと、１つのゲート電極
をもつ薄膜トランジスタからなるメモリトランジスタＴ
２とを形成したもので、選択トランジスタＴＩは、基板
１上に形成された下部ゲート電極Ｇｌａと、このゲート
電極Ｇｌａの上に基板１のほぼ全面にわたって形成され
た窒化シリコンからなる下部ゲート絶縁ｆｆ２と、この
下部ゲート絶縁膜２の上に前記下部ゲート電極Ｇｌａに
対向させて形成された１−ａ−８１（を型アモルファス
・シリコン）からなるｎ型半導体層３と、このｎ型半導
体層３の上にｎ“−ａ−８１（ｎ型不純物をドープした
アモルファス拳シリコン）からなるｎ型半導体層４を介
して形成されたソース電極Ｓｌおよびドレイン電極Ｄ１
と、その上に基板１のほぼ全面にわたって形成された窒
化シリコン（Ｓｔ　Ｎ）からなる上部ゲート絶縁膜５と
、この上部ゲート絶縁膜５の上に前記ｉ型半導体層３に
対向させて形成された上部ゲート電極Ｇｌｂとからなっ
ている。この選択トランジスタＴ１の前記下部ゲート絶
縁膜２と上部ゲート絶縁膜５は、それぞれ、トランジス
タにヒステリシス性をもたせないないようにするために
、シリコン原子Ｓ１と窒素原子Ｎとの組成比Ｓｉ／Ｎを
化学量論比（Ｓ　ｉ　／Ｎ−０，７５）とほぼ同じにし
た電荷蓄積機能のない窒化シリコンで形成されている。

この選択トランジスタＴＩは、トランジスタ本来の下部
ゲート電極Ｇｌａと、もう１つの上部ゲート電極Ｇｌｂ
とを偏えて、上部ゲート電極Ｇｌｂからのｎ型半導体層
３への電圧の印加によりトランジスタのオン電流（Ｉ　
Ｄ　ＯＮ）を太き（とるようにしたものである。

また、メモリトランジスタＴ２は、前記選択トランジス
タＴＩの上に基板１のほぼ全面にわたって形成した窒化
シリコン等からなる層間絶縁膜６の上に形成されており
、このメモリトランジスタＴ２は、前記層間絶縁膜６の
上に形成したゲート電極Ｇ２と、このゲート電極Ｇ２の
上に基板全面にわたって形成された窒化シリコンからな
るゲート絶縁膜７と、このゲート絶縁膜７の上に前記ゲ
ート電極Ｇ２に対向させて形成された１−ａ−Ｓｌから
なるｎ型半導体層８と、このｎ型半導体層８の上にｎ”
−ａ−Ｓｉからなるｎ型半導体層９を介して形成された
ソース電極Ｓ２およびドレイン電極Ｄ２とからなってい
る。

そして、前記ゲート絶縁膜７は、トランジスタにメモリ
効果をもたせるために、シリコン原子Ｓ１と窒素原子Ｎ
との組成比Ｓｌ／Ｎを、化学量論比（Ｓｌ　／Ｎ−０，
７５）より太きく　（Ｓｉ／Ｎ−０，８５〜１．１５）
　して電荷蓄積機能をもたせた窒化シリコンで形成され
ている。メモリトランジスタＴ２は、そのゲート絶縁膜
７が電荷蓄積機能をもっているために、ＶＧ　（ゲート
電圧）−１ＤＣドレイン電流）特性に大きなヒステリシ
ス性があり、したがってこのメモリトランジスタＴ２は
メモリ効果をもっている。このメモリトランジスタＴ２
は、そのゲート電極Ｇ２への印加電圧を制御することに
より、書込み／消去／続出し動作する。

なお、前記メモリトランジスタＴ２のドレイン電極Ｄ２
は図示しない接続配線によって選択トランジスタＴ１の
ソース電極Ｓ１に接続されており、また選択トランジス
タＴｌの各ゲート電極Ｇ　ｌａ。

Ｇｌｂとドレイン電極Ｄ１およびメモリトランジスタＴ
２のゲート電極Ｇ２とソース電極Ｓ２はそれぞれ図示し
ない配線につながっている。また、１０は窒化シリコン
等からなる保護絶縁膜である。

〔発明が解決しようとする課題〕

しかしながら、上記従来の薄膜Ｅ２ＰＲＯＭは、基板１
上にまず選択トランジスタＴ１の下部ゲート電極Ｇｌａ
を形成し、その上に下部ゲート絶縁膜２と、ｎ型半導体
層３と、ｎ型半導体層４と、ソース、ドレイン電極Ｓｔ
、Ｄｉと、上部ゲート絶縁膜５と、上部ゲート電極Ｇｌ
ｂとを積層形成して選択トランジスタＴ１を形成した後
、この選択トランジスタＴｌの上に層間絶縁膜６を形成
し、この層間絶縁膜６の上に、メモリトランジスタＴ２
のゲート電極Ｇ２と、ｎ型半導体層７と、ｎ型半導体層
８と、ソース、ドレイン電極Ｓ２．Ｄ２とを積層形成し
てメモリトランジスタＴ２を形成する製造工程で製造さ
れるものであるため、この薄膜Ｅ２ＰＲＯＭは、その製
造に多くの工程数を要するし、また薄膜Ｅ２ＰＲＯＭ全
体の厚さもかなり厚いという問題をもっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、基板上に薄膜トラン
ジスタからなるメモリトランジスタと２つのゲート電極
を備えた薄膜トランジスタからなる選択トランジスタと
を形成したものでありながら、少ない工程数で能率よく
製造することができるとともに、全体の厚さも薄くする
ことができる薄膜Ｅ２　ＦＲＯＭを提供することにある
。

〔課題を解決するための手段〕

本発明の薄膜Ｅ２　ＦＲＯＭは、上記目的を達成するた
めに、基板上に、選択トランジスタ用下部ゲート電極と
、前記基板のほぼ全面にわたる選択トランジスタ用下部
ゲート絶縁膜と、選択トランジスタ用半導体層と、選択
トランジスタ用ソース。

ドレイン電極と、前記基板のほぼ全面にわたる選択トラ
ンジスタ用上部ゲート絶縁膜とを積層し、前記上部ゲー
ト絶縁膜の上に、前記選択トランジスタ用半導体層に対
向する選択トランジスタ用上部ゲート電極と、メモリト
ランジスタ用ゲート電極とを形成するとともに、前記メ
モリトランジスタ用ゲート電極の上に、電荷蓄積機能を
もつメモリトランジスタ用ゲート絶縁膜と、メモリトラ
ンジスタ用半導体層と、メモリトランジスタ用ソース、
ドレイン電極とを積層したものである。

また、本発明の薄膜Ｅ２ＰＲＯＭは、基板上に、選択ト
ランジスタ用下部ゲート電極と、前記基板のほぼ全面に
わたる選択トランジスタ用下部ゲート絶縁膜と、選択ト
ランジスタ用半導体層と、選択トランジスタ用ソース、
ドレイン電極と、前記基板のほぼ全面にわたる選択トラ
ンジスタ用上部ゲート絶縁膜とを積層し、前記上部ゲー
ト絶縁膜の上に、前記選択トランジスタ用半導体層に対
向する選択トランジスタ用上部ゲート電極と、メモリト
ランジスタ用の第１のゲート電極とを形成するとともに
、前記第１のゲート電極の上に、メモリトランジスタ用
の第１のゲート絶縁膜と、メモリトランジスタ用半導体
層と、メモリトランジスタ用ソース、ドレイン電極と、
メモリトランジスタ用の第２のゲート絶縁膜と、メモリ
トランジスタ用の第２のゲート電極とを積層してなり、
かつ前記メモリトランジスタ用の第１のゲート絶縁膜と
第２のゲート絶縁膜とのいずれか一方を電荷蓄積機能を
もつ絶縁膜とし、他方のゲート絶縁膜は電荷蓄積機能を
もたない絶縁膜とするとともに、前記メモリトランジス
タ用の第１のゲート電極と第２のゲート電極とのうち、
電荷蓄積機能をもつゲート絶縁膜を介して前記メモリト
ランジスタ用半導体層と対向するゲート電極を書込みお
よび消去用電極とし、電荷蓄積機能をもたないゲート絶
縁膜を介して前記メモリトランジスタ用半導体層と対向
するゲート電極を読出し用電極としたものである。

〔作用〕

すなわち、本発明の薄膜Ｅ２ＰＲＯＭは、選択トランジ
スタの上部ゲート絶縁膜の上に、選択トランジスタの上
部ゲート電極と、メモリトランジスタのゲート電極とを
形成して、従来の薄膜Ｅ２ＰＲＯＭにおいて選択トラン
ジスタの上に設けられている層間絶縁膜を不要としたも
のであり、このように、選択トランジスタの上部ゲート
絶縁膜の上に選択トランジスタの上部ゲート電極とメモ
リトランジスタのゲート電極とを形成すれば、この選択
トランジスタの上部ゲート電極とメモリトランジスタの
ゲート電極とを一工程で同時に形成することができるし
、前記層間絶ＢＨの形成工程も不要となる。したがって
、本発明の薄膜Ｅ２　ＦＲＯＭは、基板上に薄膜トラン
ジスタからなるメモリトランジスタと２つのゲート電極
を備えた薄膜トランジスタからなる選択トランジスタと
を形成したものでありながら、従来の薄膜Ｅ’　ＦＲＯ
Ｍに比べて少ない工程数で能率よく製造することができ
るし、また前記層間絶縁膜をなくした分だけ薄＠Ｅ２　
ＦＲＯＭ全体の厚さも薄くすることができる。

また、本発明の薄膜Ｅ’　ＦＲＯＭは、前記選択トラン
ジスタの上部ゲート絶縁膜の上に形成するメモリトラン
ジスタのゲート電極を、このモリトランジスタの第１の
ゲート電極とするとともに、この第１のゲート電極の上
に、メモリトランジスタ用の第１のゲート絶縁膜と、メ
モリトランジスタ用半導体層と、メモリトランジスタ用
ソース。

ドレイン電極と、メモリトランジスタ用の第２のゲート
絶縁膜と、メモリトランジスタ用の第２のゲート電極と
を積層して前記メモリトランジスタを、第１と第２のゲ
ート電極をもつトランジスタとし、かつ、第１のゲート
絶縁膜と第２のゲート絶縁膜とのいずれか一方を電荷蓄
積機能をもつ絶縁膜とし、他方のゲート絶縁膜は電荷蓄
積機能をもたない絶縁膜とすることによって、書込みお
よび消去は、前記第１と第２のゲート電極のうち電荷蓄
積機能をもつゲート絶縁膜を介して前記メモリトランジ
スタ用半導体層と対向するゲート電極を使用して行ない
、読出しは、電荷蓄積機能をもたないゲート絶縁膜を介
して前記メモリトランジスタ用半導体層と対向するゲー
ト電極を使用して行なうようにしたものであり、前記メ
モリトランジスタをこのような構成とすれば、読出しを
繰返してもメモリトランジスタの閾値電圧は変化しない
から、半永久的に安定１５た読出しを行なうことができ
る。そして、この薄膜Ｅ２ＰＲＯＭにおいても、選択ト
ランジスタの上部ゲート絶縁膜の上に選択トランジスタ
の上部ゲート電極とメモリトランジスタの第１のゲート
電極とを形成しているから、選択トランジスタの上部ゲ
ート電極とメモリトランジスタの第１のゲート電極とを
一工程で同時に形成することができるとともに、従来の
薄膜Ｅ２ＰＲＯＭにおいて選択トランジスタの上に設け
られている層間絶縁膜を不要とすることができる。した
がって、この薄膜Ｅ２　ＦＲＯＭは、選択トランジスタ
を２つのゲート電極を備えたものとし、さらにメモリト
ランジスタも書込みおよび消去用と読出し用との２つの
ゲート電極を備えたものとしたものでありながら、従来
の薄膜Ｅ２　ＦＲＯＭのメモリトランジスタにもう１つ
の読出し用ゲート電極を設ける場合に比べて、少ない工
程数で能率よく製造することができるとともに、薄膜Ｅ
２ＰＲＯＭ全体の厚さも薄くすることができる。

〔実施例〕

以下、本発明の第１の実施例を、メモリトランジスタに
それぞれ選択トランジスタを接続した薄膜Ｅ２　ＦＲＯ
Ｍについて第１図および第２図を参照し説明する。

この実施例の薄膜Ｅ２ＰＲＯＭは、第１図に示すように
、ガラス等からなる絶縁性基板１１の上に、２つのゲー
ト電極を備えた薄膜トランジスタからなる選択トランジ
スタＴＩＯと、１つのゲート電極をもつ薄膜トランジス
タからなるメモリトランジスタ７２０とを形成したもの
である。

前記選択トランジスタＴＩＯは、前記基板１１上に形成
した選択トランジスタ用下部ゲート電極ＧＩＯａと、こ
の下部ゲート電極Ｇ　ｌＯａの上に前記基板１１のほぼ
全面にわたって形成した窒化シリコン（ＳＩＮ）からな
る選択トランジスタ用下部ゲート絶縁膜１２と、この下
部ゲート絶縁膜１２の上に前記下部ゲート電極Ｇ１０ａ
に対向させて形成した１−ａ−３ｌからなる選択トラン
ジスタ用ｉ型半導体層１３と、このｌ型半導体層１３の
上（；ｎ“−ａ−３ｉからなるｎ型半導体層１４を介し
て形成した選択トランジスタ用ソース、ドレイン電極Ｓ
ＩＯ，ＤＩＯと、前記ｉ型半導体層１３およびソース、
ドレイン電極ＳＩＯ，ＤＩＯの上に前記基板１１のほぼ
全面にわたって形成した窒化シリコンからなる選択トラ
ンジスタ用上部ゲート絶縁膜１５とを積層し、この上部
ゲート絶縁膜１５の上に前記ｉ型半導体層１３に対向さ
せて形成した選択トランジスタ用上部ゲート電極Ｇ１０
ｂとからなっている。この選択トランジスタＴＩＯの前
記下部ゲート絶縁膜１２と上部ゲート絶縁膜１５は、そ
れぞれ、シリコン原子Ｓ１と窒素原子Ｎとの組成比Ｓｉ
／Ｎを化学量論比（Ｓｉ／Ｎ−０，７５）とほぼ同じに
した電荷蓄積機能のない窒化シリコンで形成されている
。

また、前記メモリトランジスタＴ２０は、上記選択トラ
ンジスタＴＩＯの上部ゲート絶縁膜１５の上に形成した
メモリトランジスタ用ゲート電極Ｇ２０と、このゲート
電極Ｇ２０の上に前記基板１１のほぼ全面にわたって形
成した窒化シリコンからなるメモリトランジスタ用ゲー
ト絶縁膜１６と、このゲート絶縁膜１６の上に前記ゲー
ト電極Ｇ２０に対向させて形成した１−ａ−８１からな
るメモリトランジスタ用ｉ型半導体層１７と、このｌ型
半導体層１７の上にｎ”−ａ−Ｓｔからなるｎ型半導体
層１８を介して形成したメモリトランジスタ用ソース、
ドレイン電極８２０．　　Ｄ２０とからなっている。そ
して、このメモリトランジスタＴ２０の前記ゲート絶縁
膜１６は、メモリトランジスタＴ２０にメモリ効果をも
たせるために、シリコン原子Ｓ１と窒素原子Ｎとの組成
比Ｓ１／Ｎを化学量論比（Ｓ　ｌ　／Ｎ−０，７５）よ
り太きく　　（３１／Ｎ−０，８５〜１．１５）　して
電荷蓄積機能をもたせた窒化シリコンで形成されている
。

なお、前記メモリトランジスタＴ２０のドレイン電極１
）２０は図示しない接続配線によって選択トランジスタ
ＴＩＯのソース電極ＳＩＯに接続されており、また選択
トランジスタＴＩＯの各ゲート電極ＧＩＯａ。

Ｇ　１０ｂとドレイン電極ＤＩＯおよびメモリトランジ
スタＴ２０のゲート電極Ｇ２０とソース電極８２０はそ
れぞれ図示しない配線につながっている。また、１９は
窒化シリコン等からなる保護絶縁膜である。

すなわち、この薄膜Ｅ２ＰＲＯＭは、選択トランジスタ
ＴＩＯの上部ゲート絶縁膜１５の上に、選択トランジス
タＴ１０の上部ゲート電極Ｇ　ｌＯｂと、メモリトラン
ジスタＴ２０のゲート電極Ｇ２０とを形成して、従来の
薄膜Ｅ２ＰＲＯＭにおいて選択トランジスタの上に設け
られている層間絶縁膜をなくしたものであり、このよう
に、選択トランジスタＴＩＯの上部ゲート絶縁膜１５の
上に選択トランジスタＴ２０の上部ゲート電極Ｇ　ＬＯ
ｂとメモリトランジスタＴ２０のゲート電極Ｇ２０とを
形成すれば、この選択トランジスタＴＩＯの上部ゲート
電極Ｇ　ｌＯｂとメモリトランジスタ？２０のゲート電
極Ｇ２０とを一工程で同時に形成することができる。

第２図は上記薄膜Ｅ”　ＦＲＯＭの製造工程を示したも
ので、この薄＄Ｅ２　ＦＲＯＭは次のような工程で製造
することができる。

まず、基板１１上にクロム（Ｃｒ　）等の金属膜を真空
蒸着法またはスパッタリング法により膜付けし、この金
属膜をバターニングして、第２図（ａ）に示すように、
選択トランジスタＴＩＯの下部ゲート電極Ｇ　１０ａと
この下部ゲート電極Ｇ　１０ａにつながるゲート配線を
形成する。

次に、第２図（ｂ）に示すように、前記基板１１上の全
面に、Ｓ１／Ｎの値を８１／Ｎ−０，７５と同程度にし
た窒化シリコンをプラズマＣＶＤ法により堆積させて選
択トランジスタ用下部ゲート絶縁１１１１２を形成し、
続けてその上に、ｔ−ａ−８１と、ｎ”−ａ−３１とを
プラズマＣＶＤ法により連続して堆積させてｎ型半導体
層１３とｎ型半導体層１４とを形成するとともに、さら
にその上に、選択トランジスタＴＩＯのソース。

ドレイン電極ＳＩＯ，ＤＩＯとなるクロム等の金属膜ａ
を真空蒸着法またはスパッタリング法により膜付けする
。

次に、第２図（ｃ）に示すように、上記金属膜ａとｎ型
半導体層１４とをフォトリソグラフィ法によりパターニ
ングし、上記金属膜ａからなる選択トランジスタ用ソー
ス、ドレイン電極８１０゜０１０および前記ドレイン電
極ＤＩＯにつながるドレイン配線を形成するとともに、
上記ｎ型半導体層１４の不要部分を除去し、さらに前記
ｉ型半導体層１３をフォトリソグラフィ法により選択ト
ランジスタＴＩＯの素子形状にパターニングする。

次に、第２図（ｄ）に示すように、前記基板１１の全面
にわたって、Ｓｔ／Ｎの値をＳｌ／Ｎ−，０，７５と同
程度にした窒化シリコンをプラズマＣＶＤ法により堆積
させて選択トランジスタ用上部ゲート絶縁膜１５を形成
し、続けてその上に、選択トランジスタＴＩＯの上部ゲ
ート電極ＧＩＯおよびメモリトランジスタＴ２０のゲー
ト電極Ｇ２０となるクロム等の金属膜すを真空蒸着法ま
たはスパッタリング法により膜付けする。

次に、′Ｗ４２図（ｅ）に示すように、上記金属膜すを
フォトリソグラフィ法によりバターニングし、この金属
膜すからなる選択トランジスタ用上部ゲート電極Ｇ　１
０ｂとメモリトランジスタ用ゲート電極Ｇ２０およびこ
の各ゲート電極Ｇ１０ｂ、０２０にそれぞれつながるゲ
ート配線を形成する。この時点で、２つのゲート電極Ｇ
　ｌＯａ　、　Ｇ　１０ｂをもつ選択トランジスタＴＩ
Ｏが完成する。

次に、第２図Ｃｆ）に示すように、基板１１の全面にわ
たって、Ｓｌ／Ｎの値を８１／Ｎ−０，８５〜１，１５
にした電荷蓄積機能をもつ窒化シリコンをプラズマＣＶ
Ｄ法により堆積させてメモリトランジスタ用ゲート絶縁
膜１６を形成し、続けてその上に、１−ａ−８ｉと、ｎ
”−ａ−８ｌ　とをプラズマＣＶＤ法により連続して堆
積させてｎ型半導体層１７とｎ型半導体層１８とを形成
するとともに、さらにその上に、メモリトランジスタＴ
２０のソース、ドレイン電極Ｓ２０．０２０となるクロ
ム等の金属ｌＩＣを真空蒸着法またはスパッタリング法
により膜付けする。

次に、第２図（ｇ）に示すように、上記金属膜Ｃとｎ型
半導体層１８とをフォトリソグラフィ法によりバターニ
ングし、上記金属膜Ｃからなるメモリトランジスタ用ソ
ース、ドレイン電極Ｓ２０゜Ｄ２０および前記ソース電
極Ｓ２０につながるソース配線を形成するとともに、上
記ｎ型半導体層１８め不要部分を除去し、さらに前記ｉ
型半導体層１７をフォトリソグラフィ法によりメモリト
ランジスタＴ２０の素子形状にパターニングして、メモ
リトランジスタＴ２０を完成する。

この後は、選択トランジスタＴＩＯおよびメモリトラン
ジスタＴ２０を覆う窒化シリコン等からなる保護絶縁膜
１９を形成して第１図に示した薄膜Ｅ、２ＰＲＯＭを完
成する。

このように、上記薄１１１Ｅ２　ＦＲＯＭによれば、そ
の製造に際して、選択トランジスタＴＩＯの上部ゲート
電極Ｇ　１０ｂとメモリトランジスタＴ２０のゲート電
極Ｇ２０とを一工程で同時に形成することができるし、
また従来の薄膜Ｅ２ＰＲＯＭにおいて選択トランジスタ
の上に設けられている層間絶縁膜の形成工程も不要であ
る。

したがって、上記薄＠Ｅ’　ＦＲＯＭは、基板１１上に
薄膜トランジスタからなるメモリトランジスタＴ２０と
２つのゲート電極Ｇ　ＬＯａ　、　Ｇ　ｆｏｂを備えた
薄膜トランジスタからなる選択トランジスタＴ１０とを
形成したものでありながら、従来の薄膜Ｅ２ＰＲＯＭに
比べて少ない工程数で能率よく製造することができるし
、また前記層間絶縁膜をなくした分だけ薄膜Ｅ２　ＦＲ
ＯＭ全体の厚さも薄くすることができる。

なお、上記実施例では、メモリトランジスタ７２０を、
１つのゲート電極Ｇ２０をもつもめとしているが、この
メモリトランジスタＴ２０は、書込みおよび消去用のゲ
ート電極と読出し用のゲート電極との２つのゲート電極
０２０をもつものとしてもよい。

Ｍ３図は本発明の第２の実施例を示したもので、この実
施例の薄膜Ｅ２ＰＲＯＭは、選択トランジスタＴＩＯと
メモリトランジスタＴ２０とを、それぞれ２つのゲート
電極をもつものとしたものである。

この実施例の薄膜Ｅ２　ＦＲＯＭは、基板１１上に、選
択トランジスタ用下部ゲート電極Ｇ　１０ａと、前記基
板１１のほぼ全面にわたる選択トランジスタ用下部ゲー
ト絶縁膜１２と、選択トランジスタ用ｉ型半導体層１３
と、選択トランジスタ用のｎ型半導体層１４およびソー
ス、ドレイン電極ｓ　ｉｏ。

ＤＩＤと、前記基板１１のほぼ全面にわたる選択トラン
ジスタ用上部ゲート絶縁膜１５とを積層し、前記上部ゲ
ート絶縁膜１５の上に、前記選択トランジスタ用ｉ型半
導体層１３に対向する選択トランジスタ用上部ゲート電
極Ｇ　ｆｏｂと、メモリトランジスタ用の第１のゲート
電極Ｇ　２０ａとを形成するとともに、前記第１のゲー
ト電極Ｇ　２０ａの上に、メモリトランジスタ用の荷蓄
積機能をもつ第１のゲート絶縁膜（Ｓ１／Ｎ−０，８５
〜１．１５の窒化シリコン膜）１６と、メモリトランジ
スタ用ｉ型半導体層１７と、メモリトランジスタ用のｎ
型半導体層１８およびソース、ドレイン電極Ｓ２０．Ｄ
２０と、メモリトランジスタ用の第２のゲート絶縁膜（
荷蓄積機能をもたない窒化シリコン膜）２０と、メモリ
トランジスタ用の第２のゲート電極Ｇ　２０ｂとを積層
したものである。

そして、前記メモリトランジスタＴ２０の第１のゲート
電極０２０ａと第２のゲート電極Ｇ　２０ｂとのうち、
電荷蓄積機能をもつ第１のゲート絶縁膜１６を介して前
記ｉ型半導体層１７と対向する第１のゲート電極Ｇ　２
０ａは、書込みおよび消去用電極とされており、また電
荷蓄積機能をもたない第２のゲート絶縁膜２０を介して
前記ｉ型半導体層１７と対向する第２のゲート電極Ｇ　
２０ｂは、読出し用電極とされている。

すなわち、この実施例の薄膜Ｅ２ＰＲＯＭは、そのメモ
リトランジスタＴ２０に第１のゲート電極Ｇ　２０ａと
第２のゲート電極Ｇ　２０ｂとを設けることによって、
書込みおよび消去は、前記第１と第２のゲート電極Ｇ２
０ａ　、　Ｇ２０ｂのうち電荷蓄積機能をもつ第１のゲ
ート絶縁膜１６を介してｎ型半導体層１７と対向する第
１のゲート電極０２０ａを使用して行ない、読出しは、
電荷蓄積機能をもたない第２のゲート絶縁膜２０を介し
て１型半導体層１７と対向する第２のゲート電極Ｇ　２
０ｂを使用して行なうようにしたものであり、前記メモ
リトランジスタＴ２０をこのような構成とすれば、読出
しを繰返してもメモリトランジスタＴ２０の閾値電圧は
変化しないから、半永久的に安定した読出しを行なうこ
とができる（特願平１−１５１６５号参照）。

そして、この実施例の薄＠Ｅ２　ＦＲＯＭにおいても、
選択トランジスタＴＩＯの上部ゲート絶縁膜１５の上に
選択トランジスタＴＩＯの上部ゲート電極Ｇ　ＬＧｂと
メモリトランジスタＴ２０の第１のゲート電極Ｇ　２０
ａとを形成しているから、選択トランジスタＴＩＯの上
部ゲート電極Ｇ　１０ｂとメモリトランジスタＴ２０の
第１のゲート電極Ｇ　２０ａとを一工程で同時に形成す
ることができるとともに、従来の薄膜Ｅ２ＰＲＯＭにお
いて選択トランジスタの上に設けられている層間絶縁膜
を不要とすることができる。したがって、この薄膜Ｅ２
　ＦＲＯＭは、選択トランジスタＴＩＯを２つのゲート
電極ｃｔｏａ。

Ｇ　ｌＯｂを備えたものとし、さらにメモリトランジス
タＴ２０も書込みおよび消去用と読出し用との２つのゲ
ート電極Ｇ２０ａ　、　Ｇ２０ｂを備えたものとしたも
のでありながら、従来の薄膜Ｅ２　ＦＲＯＭのメモリト
ランジスタにもう１つの読出し用ゲート電極を設ける場
合に比べて、少ない工程数で能率よく製造することがで
きるとともに、薄膜Ｅ２　ＦＲＯＭ全体の厚さも薄くす
ることができる。

なお、この第２の実施例では、前記メモリトランジスタ
Ｔ２０の第１のゲート電極Ｇ　２０ａを書込みおよび消
去用とし、第２のゲート電極Ｇ　２０ｂを読出し用とし
ているが、これと逆に、前記第１のゲート電極Ｇ　２０
ａをを読出し用とし、第２のゲート電極Ｇ　２０ｂを書
込みおよび消去用としてもよく、その場合は、第１のゲ
ート絶縁膜１６を電荷蓄積機能をもたない絶縁膜とし、
第２のゲート絶縁膜２０を電荷蓄積機能をもつ絶縁膜と
すればよい。

また、上記第１および第２の実施例では、メモリトラン
ジスタＴ２０の電荷蓄積機能をもつゲート絶縁膜を、Ｓ
ｉ／Ｎ−０，８５〜１．１５の窒化シリコンで形成して
いるが、このゲート絶縁膜は、ゲート電極側に誘電率が
１０以上の高誘電体膜（酸化タンタル等）を形成し、ｉ
型半導体層側に、Ｓｉ／Ｈの値が化学量論比（ｌ　／　
Ｎ　＝　Ｃ１，７５）と同程度の窒化シリコンの薄膜（
膜厚５０人〜２０００人）を形成した二層膜としてもよ
く、この二層構造のゲート絶縁膜も、メモリ素子として
十分な電荷蓄積機能をもつ。

さらに、上記実施例では、メモリトランジスタＴＩＯに
選択トランジスタＴ２０を接続した薄膜Ｅ２ＰＲＯＭに
ついて説明したが、本発明は、メモリトランジスタのゲ
ート、ソース、ドレイン電極がつながる各配線にそれぞ
れこの各配線を選択するライン選択トランジスタを接続
した薄膜Ｅ”ＦＲＯＭにも適用できることはもちろんで
ある。

〔発明の効果〕

本発明の薄＠Ｅ２ＰＲＯＭは、選択トランジスタの上部
ゲート絶縁膜の上に、選択トランジスタの上部ゲート電
極と、メモリトランジスタのゲート電極とを形成して、
従来の薄１１１Ｅ２ＰＲＯＭ＋、：おいて選択トランジ
スタの上に設けられている層間絶縁膜を不要としたもの
であるから、前記選択トランジスタの上部ゲート電極と
メモリトランジスタのゲート電極とを一工程で同時に形
成することができるし、前記層間絶縁膜の形成工程も不
要となる。したがって、本発明の薄１１１ＩＥ’　ＰＲ
ＯＭは、基板上に薄膜トランジスタからなるメモリトラ
ンジスタと２つのゲート電極を備えた薄膜トランジスタ
からなる選択トランジスタとを形成したものでありなが
ら、従来の薄膜Ｅ２ＰＲＯＭに比べて少ない工程数で能
率よく製造することができるし、また前記層間絶縁膜を
な（した分だけ薄膜Ｅ２ＰＲＯＭ全体の厚さも薄くする
ことができる。

また、本発明の薄膜Ｅ２ＰＲＯＭは、前記選択トランジ
スタの上部ゲート絶縁膜の上に形成するメモリトランジ
スタのゲート電極を、このメモリトランジスタの第１の
ゲート電極とするとともに、この第１のゲート電極の上
に、メモリトランジスタ用の第１のゲート絶縁膜と、メ
モリトランジスタ用半導体層と、メモリトランジスタ用
ソース。

ドレイン電極と、メモリトランジスタ用の第２のゲート
絶縁膜と、メモリトランジスタ用の第２のゲート電極と
を積層して前記メモリトランジスタを、第１と第２のゲ
ート電極をもつトランジスタとし、かつ、第１のゲート
絶縁膜と第２のゲート絶縁膜とのいずれか一方を電荷蓄
積機能をもつ絶縁膜とし、他方のゲート絶縁膜は電荷蓄
積機能をもたない絶縁膜とすることによって、書込みお
よび消去は、前記第１と第２のゲート電極のうち電荷蓄
積機能をもつゲート絶縁膜を介して前記メモリトランジ
スタ用半導体層と対向するゲート電極を使用して行ない
、読出しは、電荷蓄積機能をもたないゲート絶縁膜を介
して前記メモリトランジスタ用半導体層と対向するゲー
ト電極を使用して行なうようにしたものであるから、読
出しを繰返しても前記メモリトランジスタの閾値電圧は
変化せず、したがって半永久的に安定した読出しを行な
うことができる。そして、この薄膜Ｅ２ＰＲＯＭにおい
ても、選択トランジスタの上部ゲート絶縁膜の上に選択
トランジスタの上部ゲートｉａｉとメモリトランジスタ
の第１のゲート電極とを形成しているから、選択トラン
ジスタの上部ゲート電極とメモリトランジスタの第１の
ゲート電極とを一工程で同時に形成することができると
ともに、従来の薄膜Ｅ２　ＦＲＯＭにおいて選択トラン
ジスタの上に設けられている層間絶縁膜を不要とするこ
とができる。したがって、この薄膜Ｅ２ＰＲＯＭは、選
択トランジスタを２つのゲート電極を備えたものとし、
さらにメモリトランジスタも書込みおよび消去用と読出
し用との２つのゲート電極を備えたものとしたものであ
りながら、従来の薄膜Ｅ２ＰＲＯＭのメモリトランジス
タにもう１つの読出し用ゲート電極を設ける場合に比べ
て、少ない工程数で能率よく製造することができるとと
もに、薄膜Ｅ２ＰＲＯＭ全体の厚さも薄くすることがで
きる。

【図面の簡単な説明】

第１図および第２図は本発明の第１の実施例を示す薄膜
Ｅ２ＰＲＯＭの断面図およびその製造工程図、第３図は
本発明の第２の実施例を示す薄膜Ｅ２ＰＲＯＭの断面図
、第４図は従来の薄膜Ｅ２ＰＲＯＭの断面図である。１１・・・基板、Ｇ　ｌｏａ・・・下部ゲート電極、１
２・・・下部ゲート絶縁膜、１３・・・ｉ型半導体層、
１４・・・ｎ型半導体層、Ｓ１０・・・ソース電極、Ｄ
ｌｏ・・・ドレイン電極、１５・・・上部ゲート絶縁膜
、Ｇ　１０ｂ・・・上部ゲート電極、Ｔ２Ｏ・・・メモ
リトランジスタ、ＧＩＯ・・・ゲート電極（Ｇ　ｌｏａ
・・・第１のゲート電極）、１６・・・ゲート絶縁膜（
第１のゲート絶縁膜）、１７・・・ｉ型半導体層、１８
・・・ｎ型半導体層、Ｓ２０・・・ソース電極、Ｄ２０
・・・ドレイン電極、２０・・・第２のゲート絶縁膜、
Ｇ　ｆｏｂ・・・第２のゲート電極、１９・・・保護絶
縁膜。

Claims

【特許請求の範囲】

（１）基板上に、薄膜トランジスタからなるメモリトラ
ンジスタと、２つのゲート電極を備えた薄膜トランジス
タからなる選択トランジスタとを形成した薄膜Ｅ＾２Ｐ
ＲＯＭにおいて、前記基板上に、選択トランジスタ用下部ゲート電極と、
前記基板のほぼ全面にわたる選択トランジスタ用下部ゲ
ート絶縁膜と、選択トランジスタ用半導体層と、選択ト
ランジスタ用ソース、ドレイン電極と、前記基板のほぼ
全面にわたる選択トランジスタ用上部ゲート絶縁膜とを
積層し、前記上部ゲート絶縁膜の上に、前記選択トラン
ジスタ用半導体層に対向する選択トランジスタ用上部ゲ
ート電極と、メモリトランジスタ用ゲート電極とを形成
するとともに、前記メモリトランジスタ用ゲート電極の
上に、電荷蓄積機能をもつメモリトランジスタ用ゲート
絶縁膜と、メモリトランジスタ用半導体層と、メモリト
ランジスタ用ソース、ドレイン電極とを積層したことを
特徴とする薄膜Ｅ＾２ＰＲＯＭ。
（２）基板上に、薄膜トランジスタからなるメモリトラ
ンジスタと、２つのゲート電極を備えた薄膜トランジス
タからなる選択トランジスタとを形成した薄膜Ｅ＾２Ｐ
ＲＯＭにおいて、前記基板上に、選択トランジスタ用下部ゲート電極と、
前記基板のほぼ全面にわたる選択トランジスタ用下部ゲ
ート絶縁膜と、選択トランジスタ用半導体層と、選択ト
ランジスタ用ソース、ドレイン電極と、前記基板のほぼ
全面にわたる選択トランジスタ用上部ゲート絶縁膜とを
積層し、前記上部ゲート絶縁膜の上に、前記選択トラン
ジスタ用半導体層に対向する選択トランジスタ用上部ゲ
ート電極と、メモリトランジスタ用の第１のゲート電極
とを形成するとともに、前記第１のゲート電極の上に、
メモリトランジスタ用の第１のゲート絶縁膜と、メモリ
トランジスタ用半導体層と、メモリトランジスタ用ソー
ス、ドレイン電極と、メモリトランジスタ用の第２のゲ
ート絶縁膜と、メモリトランジスタ用の第２のゲート電
極とを積層してなり、かつ前記メモリトランジスタ用の
第１のゲート絶縁膜と第２のゲート絶縁膜とのいずれか
一方を電荷蓄積機能をもつ絶縁膜とし、他方のゲート絶
縁膜は電荷蓄積機能をもたない絶縁膜とするとともに、
前記メモリトランジスタ用の第１のゲート電極と第２の
ゲート電極とのうち、電荷蓄積機能をもつゲート絶縁膜
を介して前記メモリトランジスタ用半導体層と対向する
ゲート電極を書込みおよび消去用電極とし、電荷蓄積機
能をもたないゲート絶縁膜を介して前記メモリトランジ
スタ用半導体層と対向するゲート電極を読出し用電極と
したことを特徴とする薄膜Ｅ＾２ＰＲＯＭ。