JPH0229826A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挾ｊυＬ野 本発明は情報処理装置に関し、特にパイプライン方式の
情報処理装置内の先行制御部で使用されるレジスタ群の
更新方法に関する。

良米玖通 従来、この種の情報処理装置においては、第２図に示す
ように、２組のレジスタ群２１．２２が準備され、演算
部更新専用のレジスタ群２１には図示せぬ演算部で生成
された更新データが信号線１０９、ＩＯ２とレジスタ５
とを介して登録され、先行制御部更新専用のレジスタ群
２２には先行制御部で生成される更新データ、すなわち
アドレスアダー７からの出力データが信号線１０８を介
して登録されている。

ここで、レジスタ群２１．２２は夫々先行制御部でアド
レス生成などに使用される専用レジスタ・汎用レジスタ
群で、レジスタ３，４から信号線１０２．１０３を介し
て送られてくるアドレスにより２続出し同時可能なもの
である、 また、制御部２３にはレジスタ群２１．２２のワードを
キー情報として排他的に登録される最新更新登録指示テ
ーブルが設けられ、たとえばレジスタ群２２のワード０
にデータが登録されるときには、この最新更新登録指示
テーブルにおいてレジスタ群２２のワード０に対応する
レジスタ群２１のワード０の情報がオフになるように登
録制御されている。よって、制御部２３において最新更
新登録指示テーブルを参照することにより、登録が最新
の更新データを識別することができる。

制御部２３では最新更新登録指示テーブルの参照により
登録が最新の更新データが識別されると、制御線１２５
を介して選択回路２４．２５を制御し、信号線１２１〜
１２４を介して入力されるレジスタ群２１．２２からの
レジスタ情報のうち一方が選択されてアドレスアダー７
に入力される。

したがって、先行制御部では上記のような２組のレジス
タ群２１．２２から夫々対応するレジスタ情報が読出さ
れるが、それらのうち登録が新しいレジスタ情報が唯一
のレジスタ情報として選択回路２４．２５で選択され、
そのレジスタ情報がアドレスアダー７で使用されていた
。

このような従来の情報処理装置では、演算部で生成され
る更新データが登録されるレジスタ群２１と、先行制御
部で生成される更新データが登録されるレジスタ群２２
とが準備されているので、演算部および先行制御部各々
で生成される更新データによるレジスタ群２１．２２の
更新において競合が生じることは皆無であるが、ハード
ウェアを二重に投資する構造となっているため、ハード
ウェア量が増大するという欠点がある。

え豆立旦尤 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ハードウェア量を減少させることができ
、パイプラインの乱れを最少限に抑えて、高遠なアドレ
ス生成を可能とすることができる情報処理装置の提供を
目的とする。

ｉ匪曵璽蕪 本発明による情報処理装置は、パイプライン方式の情報
処理装置であって、複数ステージにおいて生成された更
新データを格納するレジスタ群と、前記レジスタ群に対
する前記複数ステージからの更新要求の競合を検出する
検出手段と、前記検出手段により前記更新要求の競合が
検出されたとき、先行制御部からの命令解読情報に応じ
て可変される優先順位にしたがって前記レジスタ群の書
込み読出しを制御する第１の制御手段と、前記第１の制
御手段により更新待ちとされた更新要求を退避する退避
手段と、前記複数ステージから新たな更新要求がないと
きに前記退避手段に退避された更新要求により前記レジ
スタ群の更新を行うよう制御する第２の制御手段とを有
することを特徴とする。

Ｋ隻更 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による情報処理装置
の先行制御部は、レジスタ群１と、レジスタ２〜５と、
退避バッファ６と、アドレスアダー７と、制御ブロック
８と、制御部１１と、選択回路１２〜１４とを含んで構
成されている。

レジスタ群１にはレジスタ５および退避バッファ６から
各々信号線１０４，１０５を介して送られてくる書込み
アドレスおよびデータのうち一方が、制御線１１１を介
して行われる制御部１１からの制御により選択回路１２
で選択されて書込まれる。

また、レジスタ群１から読出されたデータは信号線１０
６，１０７を介してアドレスアダー７に夫々送出される
。

ここで、レジスタ群１は先行制御部においてアドレス生
成などに使用される専用レジスタ・汎用レジスタ群で、
このレジスタ群１からの読出しはレジスタ３．４からの
信号線１０２，１０３で夫々独立に設定されるアドレス
により２読出し同時可能なものである。

レジスタ２〜４には図示せぬ命令デコード部で生成され
た更新されるべきレジスタのレジスタ情報（レジスタア
ドレスおよび更新要求の発生タイミング）が夫々信号線
１００を介して入力され、そのレジスタ情報が各々保持
される。

レジスタ２に保持されたレジスタ情報は信号線１０１を
介してアドレスアダー７に出力される。また、レジスタ
３．４に保持されたレジスタ情報は夫々信号線１０２，
１０３を介してレジスタ群１に出力される。

レジスタ５および退避バッファ６には図示せぬ演算部か
らレジスタ群１への書込みアドレスおよびデータと、ア
ドレスアダー７の演算結果とのうち一方が、制御線１１
０を介して行われる制御部１０からの制御により夫々選
択回路１３．１４で選択されて入力される。

また、レジスタ５および退避バッファ６に保持されたデ
ータは夫々信号線１０４，１０５を介してレジスタ群１
の選択回路１２に送出される。

アドレスアダー７にはレジスタ２からのレジスタ情報と
、レジスタ群１からのデータとが入力され、これらのデ
ータにより演算が行われる。その演算結果は信号１１１
０８を介して図示せぬアドレス変換部と、レジスタ５お
よび退避バッファ６各々の選択回路１３．１４と、制御
ブロック８とに夫々出力される。

制御ブロック８は先行制御部および演算部各々からレジ
スタ群１への更新要求の競合を検出する競合検出部９と
、選択回路１３．１４を制御することによりレジスタ５
および退避バッファ６への登録制御を行う制御部１０と
から構成されている。

競合検出部９は信号線１００を介して入力される命令デ
コード部からのレジスタ情報と、信号ｆｔ１０９を介し
て入力される演算部からのデータと、信号線１０８を介
して入力されるアドレスアダー７からのデータとにより
先行制御部および演算部各々からの更新要求の競合を検
出する。

制御部１０は競合検出部９の検出結果に応じてレジスタ
５および退避バッファ６各々の選択回路１３．１４を制
御線１１０により制御する。

制御部１１は信号線１１２を介して入力される制御部１
０からの制御情報に応じてレジスタ群１の選択回路１２
を制御線１１１を介して制御する。

次に、本発明の一実施例においてメモリアクセスが実行
されたときの動作について説明する。

メモリアクセスを行う命令が取出されて、命令デコード
部で解読されると、メモリアドレスを生成するために命
令に記載されているペースレジスタ番号やインデックス
レジスタ番号、およびディスプレースメントが命令デコ
ード部から信号線１００を介してレジスタ２〜４に夫々
セットされる。

次サイクルにおいて、レジスタ群１からは信号線１０２
，１０３を介して入力されるレジスタ３，４からのアド
レスにより各々データが読出され、このデータが信号線
１０６．１０７を介してアドレスアダー７に夫々出力さ
れる。

アドレスアダー７においては信号線１０１を介して入力
されるレジスタ２からのレジスタ情報と、信号線１０６
，１０７を介して入力されるレジスタ群１からのデータ
とが加算されてアドレス生成が実行され、生成されたア
ドレスは信号ｗ＆１０８を介してアドレス変換部に出力
されるとともに、レジスタ５および退避バッファ６各々
の選択回路１３，１４と、制御ブロック８とに出力され
る。

次に、本発明の一実施例において、命令の実行結果が確
定できるレジスタ間の転送命令が実行されたときの動作
について説明する。

上記のような命令が取出されて命令デコード部で解読さ
れると、命令デコード部から信号線１００を介してレジ
スタ４にペースレジスタ番号が設定される。

次サイクルにおいて、レジスタ４に設定されたペースレ
ジスタ番号は信号線１０３を介してレジスタ群１に供給
され、レジスタ群１から該当する情報が読出されて信号
線１０６を介してアドレスアダー７に出力される。

このとき、レジスタ２からのレジスタ情報と、レジスタ
３からのレジスタ情報によりレジスタ群１から読出され
たデータとの無効化が計られ、それらのデータにはオー
ルＯが設定される。このため、信号線１０６を介して入
力されるレジスタ群１からの該当情報はアドレスアダー
７をスルーして信号線１０８にそのまま出力され、この
レジスタ群１からの該当情報は更新アドレスとともにレ
ジスタ５に保持される。

次サイクルにおいて、レジスタ群１はレジスタ５に保持
された更新情報にしたがって更新される。

ここで、命令の実行結果が確定できるレジスタ間の転送
命令とは、たとえばレジスタ群１のワード０〜１５が汎
用レジスタ０〜１５で構成され、ワード１６〜２３がペ
ースレジスタＯ〜７で構成されているような場合に、「
汎用レジスタ５の内容をペースレジスタ３に転送する」
と定義されるような命令のことである。

この場合には、レジスタ群１のワード５が読出されてレ
ジスタ群１のワード１９に格納されることとなる。この
動作としては、汎用レジスタ５に当る最新情報が選択さ
れてアドレスアダー７に入力され、アドレスアダー７で
この最新情報にＯが加算されてスルーが実行され、その
結果がレジスタ群１に戻される。

次に、本発明の一実施例において、図示せぬメモリ上の
データをレジスタに導くロード命令が実行されるときに
は、演算部で生成された更新情報は信号線１０９を介し
てレジスタ５にセットされ、次サイクルでこのレジスタ
５にセットされた更新情報にしたがってレジスタ群１が
更新される。

本発明の一実施例による情報処理装置では、パイプライ
ン方式が採用されているとともに、先行制御部にはレジ
スタ群が１ｆｆｉＬか設けられていないため、更新タイ
ミングにおいて先行制御部からの更新要求と、演算部か
らの更新要求とが競合することがある。

以下、この競合が発生するような場合の動作について説
明する。尚、本発明の一実施例では先行制御部における
命令解読ステージの命令解読情報に基づいて、レジスタ
群１の更新処理の優先順位が可変される。

直前に先行制御部で実施された命令によりレジスタ群１
が更新される場合、信号線１０８上には更新要求データ
が存在する。このとき、同一タイミングで演算部からの
更新要求によりレジスタ群１の更新が発生すると、信号
線１０９上にも更新要求データが存在することになる。

信号線１００を介して入力される命令デコード部からの
更新されるべきレジスタのレジスタ情報により、制御部
１０がこの信号線１０８上に更新要求データが存在する
ことを知ると、制御部１０はこの情報を信号線１１２を
介して制御部１１に通知し、制御ｓ１１はこの情報を信
号線１１３を介して競合検出部９に伝達する。

競合検出部９においては制御部１１から信号線１０８上
に更新要求データが存在することが伝達されるとともに
、信号＄１１０９を介して演算部からの更新要求がある
ことが伝達されるため、更新要＊の競合が検出される。

この更新要求の競合の検出は制御部１０に伝達される。

この更新要求の競合が競合検出部９で検出されると、制
御部１０では信号線１０８，１０９を介して制御ブロッ
ク８に伝達される更新要求のレジスタの種別および番号
と、信号線１０Ｇにより制御ブロック８に伝達される次
命令で索引されるレジスタの種別および番号の命令解読
情報とに基づいて、次命令で索引対象となるレジスタに
間する更新要求情報が存在するか否かが調べられる。

制御部１０で有効な更新要求情報が検出されると、制御
部１０は該情報をレジスタ５に登録すべく制御線１１０
により選択回路１３を制御する。このとき、この制御と
は排他的に選択回路１４は該情報に競合する競合情報が
遇°避バッファ６に退避されるように制御線１１Ｇを介
して制御部１０から制御される。

このとき、制御部１０は信号線１１２を介して制御部１
１にレジスタ５に保持されたデータによってレジスタ群
１を更新するように指示するとともに、退避バッファ６
に更新要求データが退避されたことを通知する。

次サイクルにおいて、制御部１１は選択回路１２におい
て信号線１０４上のデータが選択されて、レジスタ群１
がレジスタ５に保持された内容で更新されるように制御
線１１１を介して制御する。

次サイクルにおいて更新要求の競合がなくなると、制御
部１１は選択回路１２において信号線１０５上のデータ
が選択されて、レジスタ群１が退避バッファ６に保持さ
れた内容で更新されるように制御線１１１を介して制御
する。

更新要求の競合が存在しないとき、制御ブロック８にお
いては更新要求のある信号線を登録すべく、制御部１０
が制御線１１０により選択回路１３を制御してその信号
線上のデータをレジスタ５に登録するように指示する。

このとき、退避バッファ６は使用されない。

次サイクルにおいて、上述の処理と同様にして、制御部
１１は選択回路１２において信号線１０４上のデータが
選択されて、レジスタ群１がレジスタ５に保持された内
容で更新されるように制御線１１１を介して制御する。

更新要求が信号線１０８，１０９ともに存在しないとき
、すなわちレジスタ群１に対して有効な更新データが存
在しないときには、レジスタ５および退避レジスタ６へ
の新たな登録は発生しない。

このように、競合検出部９において複数ステージ（演算
部および先行制御部）からの更新要求の競合が検出され
たとき、先行制御部からの命令解読情報に応じて可変さ
れた優先順位にしたがって選択回路１２〜１４を制御し
て、次命令で索引対象となるレジスタに対する更新要求
データによりレジスタ群１の更新を行うようにし、この
とき更新待ちとされた更新要求を退避バッファ６に退避
させ、複数ステージから新たな更新要求がないときに選
択回路１２を制御して退避バッファ６に退避された更新
要求によりレジスタ群１の更新を行うようにすることに
よって、先行制御部のレジスタ群が１組となるのでハー
ドウェア量を減少させることができる。

また、レジスタ群１への更新要求が複数ステージから同
時に存在する競合状態において、先行制御部における命
令解読情報を基に次命令により使用されるレジスタの更
新要求を優先的に実行させるようにすることによって、
パイプラインの乱れを最少限にすることができ、高速な
アドレス生成を可能とすることができる。

１吸へ素１ 以上説明したように本発明によれば、パイプラインの複
数ステージからの更新要求の競合が検出されたとき、先
行制御部からの命令解読情報に応じて可変される優先１
１Ｆ！位にしたがって、複数ステージにおいて生成され
た更新データを格納するレジスタ群の書込み読出しを制
御し、該更新要求の競合が検出されたときに更新待ちと
され、かつ退避手段に退避された更新要求によるレジス
タ群の更新を、複数ステージから新たな更新要求がない
ときに行うようにすることによって、ハードウェア量を
減少させることができ、バイグラインの乱れを最少限に
抑えて、高遠なアドレス生成を可能とすることができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・レジスタ群 ２〜５・・・・・・レジスタ ６・・・・・・退避バッファ ７・・−・・・アドレスアダー ８・・・・・・制御ブロック ９・・・・・・競合検出部 １０．１１・・・・・・制御部 １２〜１４・・・・・・選択回路

Claims (1)

【特許請求の範囲】
1. （１）パイプライン方式の情報処理装置であって、複数
   ステージにおいて生成された更新データを格納するレジ
   スタ群と、前記レジスタ群に対する前記複数ステージか
   らの更新要求の競合を検出する検出手段と、前記検出手
   段により前記更新要求の競合が検出されたとき、先行制
   御部からの命令解読情報に応じて可変される優先順位に
   したがって前記レジスタ群の書込み読出しを制御する第
   １の制御手段と、前記第１の制御手段により更新待ちと
   された更新要求を退避する退避手段と、前記複数ステー
   ジから新たな更新要求がないときに前記退避手段に退避
   された更新要求により前記レジスタ群の更新を行うよう
   制御する第２の制御手段とを有することを特徴とする情
   報処理装置。