JPH0229845A

JPH0229845A - メモリアクセス方式

Info

Publication number: JPH0229845A
Application number: JP18120288A
Authority: JP
Inventors: Tatsuya Shidara; 設楽　達哉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-20
Filing date: 1988-07-20
Publication date: 1990-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は主メモリと入出力デバイス間のＤＭＡ転送に
おけるメモリアクセス方式に関するものである。

（従来の技術）第７図は従来の直接記憶アクセスモード（以下、ＤＭＡ
と称す）回路を用いたディスク−メモリ間Ｄ　Ｍ　Ａ回
路の一例で、図において、（１）はＣＰ　Ｕ　、　　（
２）はＤＭＡコントローラ、　（３）はディスクコント
ローラ、（４）はディスク、　（５）はＤ　ＲＡＭを使
った主メモリ、　（６）は主メモリ　（５）をコントロ
ールする為のタイミング生成回路、（７）はシステムの
アドレスバス、　（８）はコントロールバス、（９）は
データバスであり、（１ｏ）はＣＰ　Ｕ　（１）　とＤ
ＭＡコントローラ　（２）間のバス調停信号、（１１）
はＤＭＡコントローラ　（２）とディスクコントローラ
　（３）間のＤＭＡコントロール信号、（１２）　、　
（１３）はそれぞれ主メモリ　（５）へのアドレス及び
コントロール信号である。また第８図はＤＭＡ時の主メ
モリのアクセス状態を示している。

次に動作について説明する。ｃ　ｐ　Ｕ　（１）がディ
スク（４）のデータを読み込む場合、ＣＰ　Ｕ　（１）
はＤＭＡコントローラ　（２）とディスクコントローラ
（３）に対しリード及びＤＭＡ開始の命令をバス（７）
　、　（８）　、　（９）を通じて送出する。これに基
づきディスクコントローラ　（３）はディスク（４）に
対しアクセスを行いディスク（４）からのデータを受取
るとＤＭＡコントローラ　（２）に対してＤＭＡコント
ロール信号（１１）を送出し、ＤＭＡコントローラ（２
）はこれを受は取ってＤＭＡ転送を開始する。

開始にあたって、ＤＭＡコントローラ　（２）はシステ
ム上のバス（７）　、　（８）　、　（９）のバスマス
ターとなる為、ＣＰＵ（１）に対してバスを開放する様
バス調停信号（ｌＯ）を通じてバスを獲得する。

ＤＭＡコントローラ　（２）がバス占有した後は、ＣＰ
Ｕ（１）は動作を停止し代りにＤＭＡコントローラ　（
２）がディスクコントローラ　（３）と主メモリ　（５
）の間のデータ転送をコントロールしタイミング生成回
路　（６）を通じてアドレス信号（１２）とコントロー
ル信号（１３）を送出しＤＭＡ転送が行なわれることに
なる。ＤＭＡ転送が終了した後、ｃ　ｐ　Ｕ　（１）は
再びバスを獲得する為バス調停信号（ｌＯ）を通じてＤ
ＭＡコントローラ　（２）に信号を出しＣＰ　Ｕ　（１
）がバス占有した後、主メモリ　（５）に対し通常のア
クセスが再開される。

〔発明が解決しようとする課題〕

従来のＤＭＡ時のメモリアクセスは以上のようにしてさ
れているので、ＤＭＡ転送時に、第８図に示すように、
ＣＰＵは動作停止状態にしなければならず、ＣＰＵのオ
ーバーヘッドが大きく処理速度が上がらないといった問
題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＤＭＡ転送時でもＣＰＵが主メモリに対して
通常のアクセスができるメモリアクセス方式を提供する
ことを目的とする。

〔課題を解決するための手段〕

この発明に係るメモリアクセス方式は、主メモリと入出
力デバイス間のＤＭＡ転送において、主メモリにデュア
ルポートＤＲＡＭを用い、このメモリのシリアルアクセ
スメモリ部をＤＭＡアクセス専用に、ランダムアクセス
メモリ部をＣＰＵアクセス用にそれぞれ分けて使用する
ことを特徴とするものである。

（作用）この発明においては、主メモリにデュアルボー）ＤＲＡ
Ｍを採用することで、ＣＰＬＩのアクセスとＤＭＡのア
クセスを独立して行なわれる。

（実施例）以下、この発明の一実施例を第７図と同一部分は同一符
号を付して示す第１図について説明する。この第１図は
ディスクとメモリ間のＤＭＡ転送を行う回路例で、図に
おいて、（１４）はデュアルポートＤＲＡＭ（以下、Ｉ
）ＰＲＡＭと称す）、（１５）はＤ　Ｐ　ＲＡ　Ｍ　（
１４）に信号を送出するタイミングロジック、（ＩＢ）
はＤ　Ｐ　ＲＡ　Ｍ　（１４）内にあるランダムアクセ
スメモリ部（以下、ＲＡＭ部と称す）　、（１７）は同
様にＤ　Ｐ　ＲＡ　Ｍ　（１４）内のシリアルアクセス
メモリ部（以下ＳＡＭ部と称す）、（１８）はディスク
コントローラ　（３）とＣＰ　Ｕ　（１）間のデータバ
スゲート、（１９）はＲＡＳ信号、（２０）はＣＡＳ信
号、（２１）は転送／出力有効信号（Ｔ　Ｒ１０Ｅ信号
）、（２２）はライトイネーブル信号（ＷＥ倍信号、（
２３）はＳＡＭ部（１７）のシリアルボート有効信号（
ＳＥ傷信号、（２４）はＳＡＭ部（１７）のストローブ
信号（ＳＡＳ信号）、（２５）はディスクコントローラ
　（３）とＳＡＭ部（１４）との間のＤＭＡ転送データ
、（２６）はＤＭＡリクエスト信号（ＤＲＯ信号）、（
２７）はＥ）ＭＡアクノリッジ信号（ＤＡＣＫ信号）、
（２１３）はＤＭＡ終了信号（ＥＯＰ信号）、（２９）
はディスクコントローラ　（３）からｃ　ｐ　Ｕ　（１
）に対しての割込み信号（Ｉ　ＲＱ信号）である。すな
わち、主メモリと入出力デバイス間の１５ＭＡ転送にお
いて、主メモリにデュアルポートＤＲＡＭを用い、この
メモリのシリアルアクセスメモリ部をＤＭＡアクセス専
用に、ランダムアクセスメモリ部をＣＰＵアクセス用に
それぞれ分けて使用するようになされている。

次に上記構成に係る動作を、ディスクコントローラ　（
３）からＳＡＭ部（１６）へのデータリード転送時の処
理シーケンスを示す３４２図と、ＤＭＡ時のｃｐυ（１
）とＤＭＡコントローラ　（２）のそれぞれの動作状態
を示す第３図と、第２図中のステップ３３０の処理タイ
ミングを示す第４図、同じくステップ５３２の処理タイ
ミングを示す第５図及、びステップＳ３４、Ｓ３５の処
理タイミングを示す第６図を参照して説明する。

通常、ＣＰ　Ｕ　（１）は、主メモリであるデュアルポ
ートＤ　ＲＡ　Ｍ　（１４）に対しては内部のＲＡＭ部
（１６）に対してランダムにアクセスを行い処理を実行
する。ＤＭＡ１用バスとしてディスクコントローラ　（
３）のデータバスが内部のＳＡＭ部（１７）に接続され
ている。ＣＰ　Ｕ　（１）がディスク　（４）のデータ
をリードしたいとき、第２図に示す様に、最初にＳＡＭ
部（１７）に対してシリアルリードを行う（第２図ステ
ップ５２０）様デュアルポートＤＲＡＭ（１４）に対し
ＲＡＳ信号（１９）、Ｔ　Ｒ１０Ｅ信号（２１）及びＷ
Ｅ倍信号２２）をタイミングロジック（１５）を通じて
それぞれ第３図の様な信号として送出する。続いて第２
図ステップＳ２１の如＜ＤＭＡコントローラ　（２）に
対してＤＭＡ転送起動が有効となる様バス（７）　、　
（８）　、　（９）を通じて命令をしその後ステップＳ
２２の様にアドレスバス　（７）に対してデータバスゲ
ート（１８）を通じてディスクコントローラ　（３）に
リード命令を送出する。この命令を受信後、ディスクコ
ントローラ　（３）はディスク（４）に対しアクセスを
始め、ディスク（４）からのデータを受は取るとＤＭＡ
コントローラ　（２）に対しＤＲＯ信号（２６）を発生
する。この時同時にＳＥ傷信号２３）も有効となる。Ｄ
ＭＡコントローラ　（２）はＤＲＯ信号（２６）を受け
とるとＤＡＣＫ信号（２７）を帰しＤＭＡ動作を開始す
る（第２図ステップ５２３）。以後は第４図に示される
様なタイミングを繰り返し、ディスク（４）のデータが
ディスクコントローラ　（３）、シリアルデータバス（
２５）を経由し順次ＳＡＭ部（１７）に書き込まれる。

指定された分だけデータが転送されると、ＤＭＡコント
ローラ　（２）はディスクコントローラ　（３）に対し
てＥＯＰ信号（２８）を発生する。これを受けるとディ
スクコントローラ　（３）はＣＰ　Ｕ　（１）　に対し
て動作終了を知らせる為、ＩＲＱ信号（２９）を送出す
る（ステップ５２４）。ＣＰ　Ｕ　（１）はＩＲＱ信号
（２９）によりＤＭＡ動作の完了を知りＳＡＭ部（１７
）に転送されたデータをＲＡＭ部（１６）に−度に転送
する為にメモリへのアドレス（１２）、ＲＡＳ信号（１
９）、ＣＡＳ信号（２０）、Ｔ　Ｒ１０Ｅ信号（２２）
の各信号をタイミング生成回路（１５）を通じて第５図
に示すタイミングでデュアルポートＤ　ＲＡ　Ｍ　（１
４）に与える。

このサイクルによりＳＡＭ部（１７）のデータが全て一
度にＲＡＭ部（１６）に転送されＲＡＭ部（１６）を通
じてＣＰ　Ｕ　（１）はディスク（４）からのデータを
読み出せることになる。以上、ＤＭＡ転送時のＣＰ　Ｕ
　（１）　とＤＭＡコントローラ　（２）の動作状態を
図示すると、第３図の様になり、ＣＰＵが第２図ステッ
プＳ２０、Ｓ２１、Ｓ２２の処理を行った後は、ＤＭＡ
転送中のステップＳ２３の期間中でも動作を停止するこ
となくＲＡＭ部（１６）に対して通常のアクセスが可能
である。

〔発明の効果］以上のようにこの発明によれば、主メモリにデュアルポ
ートＤ　ＲＡＭを採用することでＣＰＵのアクセスとＤ
ＭＡのアクセスを独立して行うことができる様構成した
ので、ＤＭＡ時にＣＰＵが待たされることがなく、処理
速度の高いシステムが安価に実現できるといった効果が
得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるディスク−メモリ
間ＤＭＡ転送回路を示す回路図、第２図はこの実施例に
おけるＤＭＡリード時の処理シーケンスのフローチャー
ト、第３図はＤ　Ｍ　Ａ　転送時のＣＰＵ及びＤＭＡコ
ントローラの動作状態の説明図、第４図〜第６図は第２
図における各処理のタイミング図、第７図は従来のディ
スク−メモリ間ＤＭＡ転送回路例を示す回路図、第８図
は従来のＤＭＡ転送時のＣＰＵとＤＭＡコントローラの
動作状態の説明図である。１）はＣＰＵ。２）はＤＭＡコントローラ、３）はディスクコントローラ、４）はディスク、１４）はデュアルポートＤＲＡＭ。１５）はタイミングロジック、１６）はランダムアクセスメモリ部、（１７）はシリアルアクセスメモリ部。なお、各図中、同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

主メモリと入出力デバイス間のＤＭＡ転送において、主
メモリにデュアルポートＤＲＡＭを用い、このメモリの
シリアルアクセスメモリ部をＤＭＡアクセス専用に、ラ
ンダムアクセスメモリ部をＣＰＵアクセス用にそれぞれ
分けて使用することを特徴とするメモリアクセス方式。