JPS6059462A - 双方向デ−タ・バスのパイプライン・アクセス・メモリ - Google Patents
双方向デ−タ・バスのパイプライン・アクセス・メモリInfo
- Publication number
- JPS6059462A JPS6059462A JP16780083A JP16780083A JPS6059462A JP S6059462 A JPS6059462 A JP S6059462A JP 16780083 A JP16780083 A JP 16780083A JP 16780083 A JP16780083 A JP 16780083A JP S6059462 A JPS6059462 A JP S6059462A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- signal
- read
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、双方向のデータやバスを用いテメ％’）ｔ
７クセスし、しかもメモリをＫ 速７クセスするために
メモリのアクセスをバイグライン方式で行なう、回路に
関する。
７クセスし、しかもメモリをＫ 速７クセスするために
メモリのアクセスをバイグライン方式で行なう、回路に
関する。
従来、メモリのアクセスをパイプライン方式で行なう場
合、メモリへのデータ書き込み要求とメモリからのデー
タ読み出し要求がランダムに行なわれるとデータ転送に
競合が起るため、人力ボートと出力ポートを別に用意す
る等の方式が七られていた。
合、メモリへのデータ書き込み要求とメモリからのデー
タ読み出し要求がランダムに行なわれるとデータ転送に
競合が起るため、人力ボートと出力ポートを別に用意す
る等の方式が七られていた。
本発明の目的は、マイクログロセ２．す等に用いられる
双方向性のデータ・バスにも適用出来かつメモリのアク
セスがバイグライン方式を適用判ることでメモリチップ
の最高性能近くまで速くすることのできるメモリを提供
することにある。
双方向性のデータ・バスにも適用出来かつメモリのアク
セスがバイグライン方式を適用判ることでメモリチップ
の最高性能近くまで速くすることのできるメモリを提供
することにある。
本発明によれは双方向データ・バスを利用してアクセス
するメモリにおいて、書き込みデータとアドレスデータ
とを人力保持する手段と、前記入力保持手段からの出力
信号を受け記憶するメモリ部と、前記メモリ部から読み
出されるデータを保持出力する手段と、書き込み読み出
し要求に応じて前記メモリ部へ■き込み信号と、前記読
み出されるデータの保持方法を制御する信号と、読み出
しデータの出力タイミングを与えるだめの信号とを発生
する手段とを備え連続する読み出し書き込み要求に対し
双方向データバスの競合が起らないようにした双方向デ
ータのパイプラインアクセスメモリ が得られる 次に、この発明について図面を参照して説明する。第１
図は本発明の実施例を示すブロック図でぺ〉 ある。アドレス線５０を通してメモリ２０へのリド・ラ
イト・アドレスが人力されラッチ１０に保持されると共
に双方向データバス６０からデータ線６１を通してライ
トデータがラッチＩＪに保持される。メモリ２０から読
み出されたデータ線５２を通してラッチ３０に保持され
、更にデータ線５３を通してラッチ３１に保持された後
リードデータ出力時データ線６３を通して双方向データ
バス６０へ出力される。
するメモリにおいて、書き込みデータとアドレスデータ
とを人力保持する手段と、前記入力保持手段からの出力
信号を受け記憶するメモリ部と、前記メモリ部から読み
出されるデータを保持出力する手段と、書き込み読み出
し要求に応じて前記メモリ部へ■き込み信号と、前記読
み出されるデータの保持方法を制御する信号と、読み出
しデータの出力タイミングを与えるだめの信号とを発生
する手段とを備え連続する読み出し書き込み要求に対し
双方向データバスの競合が起らないようにした双方向デ
ータのパイプラインアクセスメモリ が得られる 次に、この発明について図面を参照して説明する。第１
図は本発明の実施例を示すブロック図でぺ〉 ある。アドレス線５０を通してメモリ２０へのリド・ラ
イト・アドレスが人力されラッチ１０に保持されると共
に双方向データバス６０からデータ線６１を通してライ
トデータがラッチＩＪに保持される。メモリ２０から読
み出されたデータ線５２を通してラッチ３０に保持され
、更にデータ線５３を通してラッチ３１に保持された後
リードデータ出力時データ線６３を通して双方向データ
バス６０へ出力される。
信号線７０から、３つの状態にＨ，ｒ、Ｗを示す信号が
入力されると共に信号線８０からメモリアクセスサイク
ルに同期したクロック信号が人力される。ここでｎはリ
ードライトの要求かないことを、ｒはリードの要求を、
Ｗはライトの要求を示している。第２図はＲＯＭ４０の
内容を示すだめの図であり、ラッチ４０に保持される状
態Ｓ、Ｓｗ、ＳｒＢ、 Ｂｒ、 Ｂｗ、 Ａｗの信号線
７０から人力される３つの状態ｉ１．ｆＳＷに対する状
態還移を示している。
入力されると共に信号線８０からメモリアクセスサイク
ルに同期したクロック信号が人力される。ここでｎはリ
ードライトの要求かないことを、ｒはリードの要求を、
Ｗはライトの要求を示している。第２図はＲＯＭ４０の
内容を示すだめの図であり、ラッチ４０に保持される状
態Ｓ、Ｓｗ、ＳｒＢ、 Ｂｒ、 Ｂｗ、 Ａｗの信号線
７０から人力される３つの状態ｉ１．ｆＳＷに対する状
態還移を示している。
初期状態はＳであり、信号ｎが人力されると状態Ｓにと
どまシ、ｒが人力されると状態５ｒＫｉ多り、Ｗが人力
されると状態Ｓｗに移る。また状に頃Ｂｗの時、ｎが人
力されると、リートデータを双方向バスに出力しながら
状態Ｓに移り、Ｖカミ人ツノされるとリードデータを双
方向ノくスに出力しな力・ら状態Ｓｒに移り、Ｗが人力
されると、Ｂｗにととまる。各状態に対する回路状態は
Ｖ（のようになる。状態Ｓの時、ランチ１０．１１，３
０．３１に保持されるデータは意味を持たない。状態Ｓ
ｗの１１モメモリ２０への省キ込みのだめのアドレス、
データがラッチ１０．１１に保持されている。状態８ｒ
の時メモリ２０からの読み出しのためのアドレスがラッ
チ１０に保持されている。状態Ｂの時、ラッチ３１にメ
モリ２０からの読み出しデータが保持されている。状態
ＢｗＯ時、メモリ２０への書き込みのためのアドレス、
データがラッチ１０．１１にメモリ２０からのメモリサ
イクル前に読み出されたデータがラッチ３１に保持され
ている。状態Ｂｒの時、メモリ２０からの読み出しアド
レスがラッチ１０に、メモリ２０からメモリサイクル前
に読み出されたデータがラッチ３１に保持される。
どまシ、ｒが人力されると状態５ｒＫｉ多り、Ｗが人力
されると状態Ｓｗに移る。また状に頃Ｂｗの時、ｎが人
力されると、リートデータを双方向バスに出力しながら
状態Ｓに移り、Ｖカミ人ツノされるとリードデータを双
方向ノくスに出力しな力・ら状態Ｓｒに移り、Ｗが人力
されると、Ｂｗにととまる。各状態に対する回路状態は
Ｖ（のようになる。状態Ｓの時、ランチ１０．１１，３
０．３１に保持されるデータは意味を持たない。状態Ｓ
ｗの１１モメモリ２０への省キ込みのだめのアドレス、
データがラッチ１０．１１に保持されている。状態８ｒ
の時メモリ２０からの読み出しのためのアドレスがラッ
チ１０に保持されている。状態Ｂの時、ラッチ３１にメ
モリ２０からの読み出しデータが保持されている。状態
ＢｗＯ時、メモリ２０への書き込みのためのアドレス、
データがラッチ１０．１１にメモリ２０からのメモリサ
イクル前に読み出されたデータがラッチ３１に保持され
ている。状態Ｂｒの時、メモリ２０からの読み出しアド
レスがラッチ１０に、メモリ２０からメモリサイクル前
に読み出されたデータがラッチ３１に保持される。
最後に状！！４ＡＷＯ時メモリ２時代モリき込みのた２
メモリサイクル前に読み出されたデータがラッチ３１に
保持されている。
メモリサイクル前に読み出されたデータがラッチ３１に
保持されている。
Ｉｔ、０Ｍ４０には、信号線７０の状態にｎ、ｒ、ｗス
され信号線９２にラッチ３工のデータを双方向バス６０
に出力するか否かのゲート信号が信号線７８．７９にメ
モリ２０からの読み出しデータの保持方法を区別する信
号が出力され、信号線７１を通して７本の信号がラッチ
４１にセットされる。
され信号線９２にラッチ３工のデータを双方向バス６０
に出力するか否かのゲート信号が信号線７８．７９にメ
モリ２０からの読み出しデータの保持方法を区別する信
号が出力され、信号線７１を通して７本の信号がラッチ
４１にセットされる。
メモリからの読み出しデータがあるか否かとラッチ３１
に読み出しデータが保持されているかによシ信号ａ７８
．７９はラッチのデータと保持したりラッチへデータを
セットしたりする。またラッチ３０は、信号線５２のデ
ータをそのまま信号線７８へ通過させるバッファとして
も動作する。ラッチデータが格納されている状態Ａｗに
ある時″１′の値のそれ以外の時°２°の値の信号に用
いられ信号線７３を通して減算器４３に入力きれる。す
る。最後１本はメモリ２０への書き込みアドレス、デー
タがラッチ１０．ＩＩにセットされた時信号線７５を通
してメモリ２０へ、■き込むために用いられ一←読み出
しデータが双方向バス６０に出力されるとき信号線９２
に出力を示す信号が出力さｔｔ−ｃイる。双方向バス６
０にいくつかのメモリアクセスポートが接騒される場合
メモリアクセス要求時各ボートが信号＠９２の値を保持
し双方向バス６０に読み出しデータが出力される時信号
線９１を通って出力さｇる値と保持した値とが一致する
かを監視することにより正しく読み出しデータを受け取
ることができる。
に読み出しデータが保持されているかによシ信号ａ７８
．７９はラッチのデータと保持したりラッチへデータを
セットしたりする。またラッチ３０は、信号線５２のデ
ータをそのまま信号線７８へ通過させるバッファとして
も動作する。ラッチデータが格納されている状態Ａｗに
ある時″１′の値のそれ以外の時°２°の値の信号に用
いられ信号線７３を通して減算器４３に入力きれる。す
る。最後１本はメモリ２０への書き込みアドレス、デー
タがラッチ１０．ＩＩにセットされた時信号線７５を通
してメモリ２０へ、■き込むために用いられ一←読み出
しデータが双方向バス６０に出力されるとき信号線９２
に出力を示す信号が出力さｔｔ−ｃイる。双方向バス６
０にいくつかのメモリアクセスポートが接騒される場合
メモリアクセス要求時各ボートが信号＠９２の値を保持
し双方向バス６０に読み出しデータが出力される時信号
線９１を通って出力さｇる値と保持した値とが一致する
かを監視することにより正しく読み出しデータを受け取
ることができる。
なお第２図の状態電移図を几０Ｍ４０によシ実現する領
で説明したがＰＬＡ（例えはシグネティック、＜社’ｌ
Ｌｌ！、［”Ｐ、ＬＡ ８２Ｓ１００ ）ヲ用イ１１７
ｔｊ単に実現できる。
で説明したがＰＬＡ（例えはシグネティック、＜社’ｌ
Ｌｌ！、［”Ｐ、ＬＡ ８２Ｓ１００ ）ヲ用イ１１７
ｔｊ単に実現できる。
本発明の双方向データハスのバイフラインアクセスメモ
リを用いれは汎用マイクロフロ七ツザの双方向バスに簡
単に接読できメモリチップの性能を光分いかしたメモリ
ボードを実現することができる。
リを用いれは汎用マイクロフロ七ツザの双方向バスに簡
単に接読できメモリチップの性能を光分いかしたメモリ
ボードを実現することができる。
第１図は本発明の実施例を示すブロック図、第２図は、
第１図ＲＯＭ４０の内容を示すだめの図である。 図において、１０，１１，３０，３１，４］はラッチ、
２０はメモリ、４０はＲＯ減 ４２ Ｉ′ｉカウンタ、
４３は減算器でおる。 第２図
第１図ＲＯＭ４０の内容を示すだめの図である。 図において、１０，１１，３０，３１，４］はラッチ、
２０はメモリ、４０はＲＯ減 ４２ Ｉ′ｉカウンタ、
４３は減算器でおる。 第２図
Claims (1)
- 双方向データ・バスを利用してアクセスするメモリにお
いて、甲４き込みデータとアドレスデータとを人力保持
する手段と、前記人力保持手段からの出力信号を受け記
憶するメモリ部と、前記メモリ部から読み出されるデー
タを保持出力する手段と、書き込み読み出し要求に応じ
て競合か起らないように前記メモリ部へ書き込み信号と
、前記読み出されるテ〜りの保持方法を制御する信号と
、読み出しデータの出力タイミングを与えるための信号
とを発生する手段とを備え連続する読み出し１き込み要
求に対し双方向データパスの競合が起らないようにした
ことを特徴とする双方向データ、バスのパイプライン、
アクセス、メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16780083A JPS6059462A (ja) | 1983-09-12 | 1983-09-12 | 双方向デ−タ・バスのパイプライン・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16780083A JPS6059462A (ja) | 1983-09-12 | 1983-09-12 | 双方向デ−タ・バスのパイプライン・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059462A true JPS6059462A (ja) | 1985-04-05 |
Family
ID=15856337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16780083A Pending JPS6059462A (ja) | 1983-09-12 | 1983-09-12 | 双方向デ−タ・バスのパイプライン・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237289A (ja) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン方式メモリ・システム |
| JPS6243744A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | マイクロコンピユ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538668A (en) * | 1978-09-12 | 1980-03-18 | Nec Corp | Memory unit |
-
1983
- 1983-09-12 JP JP16780083A patent/JPS6059462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538668A (en) * | 1978-09-12 | 1980-03-18 | Nec Corp | Memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237289A (ja) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン方式メモリ・システム |
| JPS6243744A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | マイクロコンピユ−タ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001524247A (ja) | 複数のメモリアドレスを格納および処理するための方法およびシステム | |
| JP2001282704A (ja) | データ処理装置及びデータ処理方法とデータ処理システム | |
| US5627968A (en) | Data transfer apparatus which allows data to be transferred between data devices without accessing a shared memory | |
| US7296109B1 (en) | Buffer bypass circuit for reducing latency in information transfers to a bus | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
| JP2724797B2 (ja) | ダイレクト・メモリ・アクセス・システム | |
| JPH0142017B2 (ja) | ||
| JPH02211571A (ja) | 情報処理装置 | |
| JP2625288B2 (ja) | バッファメモリアクセスシステム | |
| JPH036763A (ja) | Ｄｒａｍ型メモリ装置間の高速データ転送方法 | |
| JPS6381557A (ja) | デユアルポ−トメモリ | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPH09259074A (ja) | メモリーアクセス回路 | |
| JPH0330899B2 (ja) | ||
| JPH03181093A (ja) | マルチポートメモリ装置 | |
| JPH0236443A (ja) | 拡張記憶制御方式 | |
| JPH05173936A (ja) | データ転送処理装置 | |
| JPH03237537A (ja) | メモリ読み出し方式 | |
| JPH01250163A (ja) | バス制御装置 | |
| JPH04319752A (ja) | 情報処理装置のシステムバス制御方式 | |
| JPS6068461A (ja) | メモリ多重アクセス装置 | |
| JPH0476152B2 (ja) | ||
| JPH09282272A (ja) | データ転送方法およびデータ転送装置 | |
| JPH04101262A (ja) | システムバス制御方式 |