JPH02299333A - Memory access system for multiplex transmitter - Google Patents
Memory access system for multiplex transmitterInfo
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- JPH02299333A JPH02299333A JP12002489A JP12002489A JPH02299333A JP H02299333 A JPH02299333 A JP H02299333A JP 12002489 A JP12002489 A JP 12002489A JP 12002489 A JP12002489 A JP 12002489A JP H02299333 A JPH02299333 A JP H02299333A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は多重化伝送装置のハードウェア制御メそりのア
クセス方式に関し、＊にＣＰＵから制御メモリへのハー
ドウェア制御サイクルに影＃を与えないアクセス方式に
関する。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to an access method for a hardware control memory of a multiplex transmission device, and does not affect the hardware control cycle from the CPU to the control memory. Regarding access methods.
（従来の技術）
従来、この種のメモリアクセス方式は、ＣＰＵからアク
セスする時間を設定し、その間にメモリ内容を読出し／
書込みする方式が公知である。(Prior Art) Conventionally, this type of memory access method sets a time for access from the CPU and reads/writes the memory contents during that time.
Writing methods are known.
従って、ＣＰＵがメモリをアクセスする九めに成るサイ
クル期間だけ制御を停止し、メモリをアクセスする制御
を行っている。第３図は。Therefore, the control is stopped only during the ninth cycle in which the CPU accesses the memory, and the control is performed to access the memory. Figure 3 is.
従来技術によるメモリアクセスサイクルの一例を示す説
明図、である。第３図からも理解されるように、ＯＰＵ
がメモリをアクセスするときにメモリは０ＰＵＶｃ’！
続され、ハードウェアの制御を行うことができない。FIG. 2 is an explanatory diagram showing an example of a memory access cycle according to the prior art. As can be understood from Figure 3, OPU
When accessing memory, the memory is 0PUVc'!
is connected and cannot control the hardware.
（発明が解決しようとする課題°）
上述し几従来の多重化伝送装置のメモリアクセス方式は
、Ｏ）’Ｕがメモリをアクセスするために成るサイクル
期間だけ制ｍを停止し、メモリ？アクセスするための制
御を行っているので、ハードウェアの制御を最大限に行
うことができないと云う欠点がある。(Problem to be Solved by the Invention) The memory access method of the conventional multiplex transmission device described above is such that O) 'U stops controlling m only for the cycle period in which U accesses the memory, and then accesses the memory. Since access control is performed, the disadvantage is that the hardware cannot be controlled to the maximum extent possible.
本発明の目的は１通常のノ１−ドウエア？制御する念め
に必要な制御メモリアドレスとＯＰＵから制御メモリを
アクセスするためのアドレスとを比較してＦＩＦＯを制
御することにより上記欠点を除去し、完全にノ・−ドウ
エアを制御できるように構成し念多重化伝送装置のメモ
リアクセス方式を提供することにある。Is the purpose of the present invention 1 ordinary hardware? By controlling the FIFO by comparing the control memory address required for control with the address for accessing the control memory from the OPU, the above drawbacks are eliminated and the software is configured to be completely controlled. An object of the present invention is to provide a memory access method for a multiplex transmission device.
（課題を解決するための手段）
本発明による多重化伝送装置のメモリアクセス方式は制
御メモリと、アドレスＦＩＦＯレジスタと、データＦＩ
ＦＯレジスタと、比較器と。(Means for Solving the Problems) The memory access method of the multiplex transmission device according to the present invention includes a control memory, an address FIFO register, and a data FIFO register.
FO register and comparator.
ＦＩＦＯ制御部とを具備して構成したものである。This configuration includes a FIFO control section.
制御メモリは、多重化伝送装置のノ・−ドウエアを制御
する友めのものである。The control memory is a friend that controls the nodeware of the multiplex transmission device.
アドレ、ｚ、ＦＩＦｏレジスタは、制御メモリのアドレ
スｆｔＦＩＦＯ形式で格納し、Ｏ’に’ＵＡスとの間で
授受するためのものである。The address, z, and FIFo registers are used to store addresses in the control memory in the ftFIFO format, and to exchange them with the O'UA bus.
データＦＩＦＯレジスタは、制御メモリのデータをＦＩ
ＦＯ形式で格納し、ＯＰＵバスとの間で授受するための
ものである。The data FIFO register stores data in the control memory in the FIFO register.
It is used to store data in FO format and exchange it with the OPU bus.
比較器は、アドレスＦＩＦＯレジスタの内容とアドレス
発生器からのアドレスとを比較するためのものである。The comparator is for comparing the contents of the address FIFO register with the address from the address generator.
ＦＩ ＦＯ制御部は、ハードウェアの制御サイクルを停
止させずに制御メモリをアクセスするためのものである
。The FIFO control section is for accessing the control memory without stopping the hardware control cycle.
（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は１本発明による多重化伝送装置のメモリアクセ
ス方式の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a memory access method of a multiplex transmission apparatus according to the present invention.
第１図において、１は制御メモリ、２はアドレス発生器
％ ３はラッチ、４はバッファ、５は比較器、６はＦＩ
ＦＯ制御部、７はアドレスＦＩＦＯレジスタ、８はデー
タＦＩＦＯレジスタ、１０１はＯＰＵバス、１０２はデ
ータバス、１０３はアドレスバス、１０４はハードウェ
ア制御信号線、１０５はクロック信号線である。In Figure 1, 1 is the control memory, 2 is the address generator, 3 is the latch, 4 is the buffer, 5 is the comparator, and 6 is the FI
FO control unit, 7 is an address FIFO register, 8 is a data FIFO register, 101 is an OPU bus, 102 is a data bus, 103 is an address bus, 104 is a hardware control signal line, and 105 is a clock signal line.
制御メモ＋７１に蓄積されている制御データはアドレス
発生器２のアドレスに従って続出され、ラッチ３でラッ
チされ、ノ１−ドウエアの制御に使用される。このとき
、アドレスＦＩＦＯレジスタ７に蓄積されているアドレ
スデータと、アドレス発生器２により得らｎたアドレス
とが比較器５で比較される。こｎに伴って、ＦＩＦＯ制
御部６の制御によりデータＦＩＦＯレジスタ８のデータ
を制御メモリ１に書込んだり、あるいは制御メモリ１か
らのデータをバッファ４を通シテテータＦＩＦＯレジス
タ８に読出したりする。The control data stored in the control memo 71 is successively output according to the address of the address generator 2, latched by the latch 3, and used for controlling the node 1-ware. At this time, the address data stored in the address FIFO register 7 and the n address obtained by the address generator 2 are compared by the comparator 5. Along with this, data in the data FIFO register 8 is written into the control memory 1 under the control of the FIFO control section 6, or data from the control memory 1 is read out into the data FIFO register 8 through the buffer 4.
第２図は、第１図に示すメモリアクセス方式にシけるメ
モリアクセスサイクルの一例を示す説明図である。FIG. 2 is an explanatory diagram showing an example of a memory access cycle in the memory access method shown in FIG. 1.
読出し時には制御メモリ１から読出さｆ′Ｌ７ｔデーｆ
ｉがデータＦＩＦＯレジスタ８へ書込まれ、書込み時に
はデータＦＩＦＯレジスタ８から読出されたデータが制
御メモリ１へ書込まれ、同時にハードウェアの制御にも
使用される。When reading, f'L7t data f is read from control memory 1.
i is written to the data FIFO register 8, and at the time of writing, the data read from the data FIFO register 8 is written to the control memory 1, and is also used for hardware control at the same time.
（発明の効果）
以上説明し友ように本発明は、実行サイクルのデータを
盗取ったり、あるいは割込んで書込むことにより、ＣＰ
Ｕがアクセスするためのサイクルを挿入することなくハ
ードウェア制御を行うことができ、ハードウェアの機能
を十二分に使用できると云う効果がある。(Effects of the Invention) As explained above, the present invention has the advantage of stealing execution cycle data or interrupting and writing data to
This has the effect that hardware control can be performed without inserting a cycle for access by U, and that the hardware functions can be fully used.
表図面の簡単な説明
第１図は１本発明による多重化伝送装置のメそりアクセ
ス方式の一実施例を示すブロック図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a mesh access method for a multiplex transmission apparatus according to the present invention.
第２図は、第１図に示すメモリアクセス方式におけるメ
モリアクセスサイクルの一例を示す説明図である。FIG. 2 is an explanatory diagram showing an example of a memory access cycle in the memory access method shown in FIG. 1.
第３図は、従来技術によるメそリアクセスサイクルの一
例管示す説明図である。FIG. 3 is an explanatory diagram showing an example of a meso access cycle according to the prior art.
Claims (1)
モリと、前記制御メモリのアドレスをＦＩＦＯ形式で格
納しＣＰＵバスとの間で授受するためのアドレスＦＩＦ
Ｏレジスタと、前記制御メモリのデータをＦＩＦＯ形式
で格納し、前記ＣＰＵバスとの間で授受するためのデー
タＦＩＦＯレジスタの内容とアドレス発生器からのアド
レスとを比較するための比較器と、前記ハードウェアの
制御サイクルを停止させずに前記制御メモリをアクセス
するためのＦＩＦＯ制御部とを具備するための多重化伝
送装置のメモリアクセス方式。a control memory for controlling the hardware of the multiplex transmission device; and an address FIF for storing addresses of the control memory in FIFO format and transmitting and receiving them to and from the CPU bus.
an O register, a comparator for storing data in the control memory in FIFO format and for comparing the contents of the data FIFO register for exchanging with the CPU bus and the address from the address generator; A memory access method for a multiplex transmission device comprising: a FIFO control section for accessing the control memory without stopping a hardware control cycle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120024A JP2906440B2 (en) | 1989-05-12 | 1989-05-12 | Memory access method for multiplex transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120024A JP2906440B2 (en) | 1989-05-12 | 1989-05-12 | Memory access method for multiplex transmission equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299333A true JPH02299333A (en) | 1990-12-11 |
| JP2906440B2 JP2906440B2 (en) | 1999-06-21 |
Family
ID=14776024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120024A Expired - Lifetime JP2906440B2 (en) | 1989-05-12 | 1989-05-12 | Memory access method for multiplex transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906440B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102659A (en) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | Ram write/read arbitrating system |
-
1989
- 1989-05-12 JP JP1120024A patent/JP2906440B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102659A (en) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | Ram write/read arbitrating system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906440B2 (en) | 1999-06-21 |
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