JPH02299333A - 多重化伝送装置のメモリアクセス方式 - Google Patents

多重化伝送装置のメモリアクセス方式

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JPH02299333A
JPH02299333A JP12002489A JP12002489A JPH02299333A JP H02299333 A JPH02299333 A JP H02299333A JP 12002489 A JP12002489 A JP 12002489A JP 12002489 A JP12002489 A JP 12002489A JP H02299333 A JPH02299333 A JP H02299333A
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control
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memory
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fifo
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は多重化伝送装置のハードウェア制御メそりのア
クセス方式に関し、＊にＣＰＵから制御メモリへのハー
ドウェア制御サイクルに影＃を与えないアクセス方式に
関する。
（従来の技術） 従来、この種のメモリアクセス方式は、ＣＰＵからアク
セスする時間を設定し、その間にメモリ内容を読出し／
書込みする方式が公知である。
従って、ＣＰＵがメモリをアクセスする九めに成るサイ
クル期間だけ制御を停止し、メモリをアクセスする制御
を行っている。第３図は。
従来技術によるメモリアクセスサイクルの一例を示す説
明図、である。第３図からも理解されるように、ＯＰＵ
がメモリをアクセスするときにメモリは０ＰＵＶｃ’！
続され、ハードウェアの制御を行うことができない。
（発明が解決しようとする課題°） 上述し几従来の多重化伝送装置のメモリアクセス方式は
、Ｏ）’Ｕがメモリをアクセスするために成るサイクル
期間だけ制ｍを停止し、メモリ？アクセスするための制
御を行っているので、ハードウェアの制御を最大限に行
うことができないと云う欠点がある。
本発明の目的は１通常のノ１−ドウエア？制御する念め
に必要な制御メモリアドレスとＯＰＵから制御メモリを
アクセスするためのアドレスとを比較してＦＩＦＯを制
御することにより上記欠点を除去し、完全にノ・−ドウ
エアを制御できるように構成し念多重化伝送装置のメモ
リアクセス方式を提供することにある。
（課題を解決するための手段） 本発明による多重化伝送装置のメモリアクセス方式は制
御メモリと、アドレスＦＩＦＯレジスタと、データＦＩ
ＦＯレジスタと、比較器と。
ＦＩＦＯ制御部とを具備して構成したものである。
制御メモリは、多重化伝送装置のノ・−ドウエアを制御
する友めのものである。
アドレ、ｚ、ＦＩＦｏレジスタは、制御メモリのアドレ
スｆｔＦＩＦＯ形式で格納し、Ｏ’に’ＵＡスとの間で
授受するためのものである。
データＦＩＦＯレジスタは、制御メモリのデータをＦＩ
ＦＯ形式で格納し、ＯＰＵバスとの間で授受するための
ものである。
比較器は、アドレスＦＩＦＯレジスタの内容とアドレス
発生器からのアドレスとを比較するためのものである。
ＦＩ　ＦＯ制御部は、ハードウェアの制御サイクルを停
止させずに制御メモリをアクセスするためのものである
。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は１本発明による多重化伝送装置のメモリアクセ
ス方式の一実施例を示すブロック図である。
第１図において、１は制御メモリ、２はアドレス発生器
％　３はラッチ、４はバッファ、５は比較器、６はＦＩ
ＦＯ制御部、７はアドレスＦＩＦＯレジスタ、８はデー
タＦＩＦＯレジスタ、１０１はＯＰＵバス、１０２はデ
ータバス、１０３はアドレスバス、１０４はハードウェ
ア制御信号線、１０５はクロック信号線である。
制御メモ＋７１に蓄積されている制御データはアドレス
発生器２のアドレスに従って続出され、ラッチ３でラッ
チされ、ノ１−ドウエアの制御に使用される。このとき
、アドレスＦＩＦＯレジスタ７に蓄積されているアドレ
スデータと、アドレス発生器２により得らｎたアドレス
とが比較器５で比較される。こｎに伴って、ＦＩＦＯ制
御部６の制御によりデータＦＩＦＯレジスタ８のデータ
を制御メモリ１に書込んだり、あるいは制御メモリ１か
らのデータをバッファ４を通シテテータＦＩＦＯレジス
タ８に読出したりする。
第２図は、第１図に示すメモリアクセス方式にシけるメ
モリアクセスサイクルの一例を示す説明図である。
読出し時には制御メモリ１から読出さｆ′Ｌ７ｔデーｆ
ｉがデータＦＩＦＯレジスタ８へ書込まれ、書込み時に
はデータＦＩＦＯレジスタ８から読出されたデータが制
御メモリ１へ書込まれ、同時にハードウェアの制御にも
使用される。
（発明の効果） 以上説明し友ように本発明は、実行サイクルのデータを
盗取ったり、あるいは割込んで書込むことにより、ＣＰ
Ｕがアクセスするためのサイクルを挿入することなくハ
ードウェア制御を行うことができ、ハードウェアの機能
を十二分に使用できると云う効果がある。
表図面の簡単な説明 第１図は１本発明による多重化伝送装置のメそりアクセ
ス方式の一実施例を示すブロック図である。
第２図は、第１図に示すメモリアクセス方式におけるメ
モリアクセスサイクルの一例を示す説明図である。
第３図は、従来技術によるメそリアクセスサイクルの一
例管示す説明図である。

Claims (1)

    【特許請求の範囲】
  1. 多重化伝送装置のハードウェアを制御するための制御メ
    モリと、前記制御メモリのアドレスをＦＩＦＯ形式で格
    納しＣＰＵバスとの間で授受するためのアドレスＦＩＦ
    Ｏレジスタと、前記制御メモリのデータをＦＩＦＯ形式
    で格納し、前記ＣＰＵバスとの間で授受するためのデー
    タＦＩＦＯレジスタの内容とアドレス発生器からのアド
    レスとを比較するための比較器と、前記ハードウェアの
    制御サイクルを停止させずに前記制御メモリをアクセス
    するためのＦＩＦＯ制御部とを具備するための多重化伝
    送装置のメモリアクセス方式。
JP1120024A 1989-05-12 1989-05-12 多重化伝送装置のメモリアクセス方式 Expired - Lifetime JP2906440B2 (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01102659A (ja) * 1987-10-15 1989-04-20 Fujitsu Ltd Ｒａｍ書き込み／読み出し調停方式

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JPH01102659A (ja) * 1987-10-15 1989-04-20 Fujitsu Ltd Ｒａｍ書き込み／読み出し調停方式

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