JPH02301367A

JPH02301367A - 画像データの変倍処理装置

Info

Publication number: JPH02301367A
Application number: JP1121896A
Authority: JP
Inventors: Jun Yamashita; 純山下
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1989-05-16
Filing date: 1989-05-16
Publication date: 1990-12-13
Anticipated expiration: 2010-07-31
Also published as: JPH0771189B2; US5046117A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はイメージスキャナ、ディジタル複写機、ファ
クシミリ、画像編集システム等に用いて好適な画像デー
タの変倍処理装置に関し、特にディジタル画像データを
ディジタル論理処理により主走査方向に関して任意縮倍
する画像データの変倍処理装置に関する。

〔従来の技術〕

従来原画像を変倍する装置としては光学的に変倍を行な
う装置がある。しかし、この光学的に変倍を行なう装置
は広範囲の変倍制御が困難であり、また機械的調整およ
び光学的調整に精密な機構が要求され、装置が大型化し
、高価になってしまうという欠点があった。

そこで最近、等倍データを電気的に変倍処理することに
より任意の変倍画像データを得る変倍処理装置が種々提
案されている。これらの電気的な変倍処理装置において
重要なことはいかなる倍率でも変倍画像データを入力原
画像データのデータクロックに同期させることであり、
これによってリアルタイム処理で変倍データを得ること
ができ、ラスター走査形で変倍画像データの処理が可能
となる。

このような要求を満たす変倍処理装置として特開昭６２
−２５６１７９号公報、特開昭６２−２５７２７４号公
報、特開昭６２−２５７２７５号公報に開示されたもの
がある。これらの変倍処理装置は主にソフトフェア構成
により構成されたもので、まず、変倍後のサンプリング
点の位置を決め、新すンプリング点周辺の原画像データ
を摘出し、新サンプリング点とこの摘出した原画像デー
タ位置との距離を求め、この距離と摘出した原画像デー
タとにもとづき変倍画像データを計算するように構成さ
れている。また、これらの装置では２個のＲＡＭを用い
、一方のＲＡＭにデータが書き込まれているときには他
方のＲＡＭからデータの読み出しを行ない、これを各う
身ン毎に切り換えるという構成をとっている。

また、他の従来例として、特開昭６３−４８０６４号公
報、特開昭６３年８２１６８号広報に開示されたものが
ある。これらの変倍処理装置は主にハードフェア構成に
よって構成されたものであるが、基本的には拡大時には
ラインメモリの読み出しを制御し、縮小時にはラインメ
モリの書き込みを制御するものである。またこれらの装
置でも２個のＲＡＭを用い、一方のＲＡＭにデータが書
き込まれているときには他方のＲＡＭからデータの読み
出しを行ない、これを交互に繰り返すよううに構成され
ている。

〔発明が解決しようとする課題〕

このように従来の光学的変倍装置は装置が大型化、かつ
高値になり、変倍範囲も狭いという欠点があり、また電
気的変倍装置は構成が複雑であり、また変率が１００％
以上と以下とで処理方法が異なるため回路が大規模、高
価になるという欠点があった。

この発明は、上述した点に鑑みてなされたもので、小型
かつ低価格な画像データの変倍処理装置を提供すること
を目的とする。

〔課題を解決するための手段〕

この発明においては、原画像データを各画素単位で順次
振り分けて複数の記憶手段に書き込み、これら複数の記
憶手段に書き込まれた画像データを所望の変倍率に対応
した速度で並列に読み出し、これら並列に読み出された
画像データにもとづき変倍画像データを形成するように
構成される。

ここで、複数の記憶手段は、例えば外部アドレスを不要
とする先入れ先出し型メモリから構成すことができる。

また複数の記憶手段からの画像データの読み出しは、所
望の変倍率を原画像データのデータクロックに同期して
累算する累算手段から発生されるキャリィ信号にもとづ
き実行するように構成することができる。

〔作用〕

原画像データは原画像データのデータクロックに同期し
て順次振り分けられ複数の記憶手段に記憶される。複数
の記憶手段からの画像データの並列読み出しは所望の変
倍率に対応し、前記データクロックに同期した読み出し
クロックによ、って行、なわれる。この並列に読み出さ
れた画像データの一部または全部の抽出および任意に選
択された隣接する画像データ間への１または複数の補間
画像データの挿入によって変倍画像データが形成される
。

〔実施例〕

第１図はこの発明に係わる画像データの変倍処理装置の
一実施例をブロック図で示したものである。この実施例
の装置は変倍データＭＡＧによって変倍率が設定され、
入力された画像データＧＸＤをこの変倍率にしたがって
変倍処理し、主走査方向に変倍処理された変倍画像デー
タＹＭＤとして出力するように構成されている。なお、
副走査方向の変倍処理は例えば副走査方向の送り速度の
制御等によって実行することができる。

原画像データＧＸＤは４個の画像メモリ１１．１２．１
３．１４にパラレルに入力される。ここで原画像データ
ＧＸＤは各画素を８ビツトの階調データで表わした多値
画像データから構成されている。

画像メモリ１１．１２．１３．１４はＦＩＦＯメモリ（
先入れ先出し型メモリ）から構成される。

ＦＩＦＯメモリは周知のように外部アドレスを全く不要
とするものである。この画像メモリ１１．１２．１３．
１４は画像データＧＸＤの書き込みに先だってその書き
込み側書き込み位置および読み出し側読み出し位置がリ
セットされる。このリセットは書き込みリセット信号Ｗ
ＲＥおよび読み出しリセットＲＲＥによってそれぞれ実
行される。

画像メモリ１１．１２．１３．１４には原画像データＧ
ＸＤが各画素毎に順次振り分けられて書き込まれる。こ
の原画像データＧＸＤの書き込みの振り分けはデコーダ
１５の出力によって行なわれる。デコーダ１５は原画像
データＧＸＤのデータクロックＣＫに同期した２ビツト
の信号Ｃ１゜Ｃ２を入力し、この信号ＣＩ　、Ｃ２をデ
コードすることにより上記振り分けのための４本の制御
信号ＷＥＩ−ＷＥ４を出力する。この４本の制御信号Ｗ
ＥＩ−ＷＥ４はそれぞれ画像メモリ１１．１２．１３．
１４の書き込み制御端子に入力され、各画像メモリ１１
．１２．１３．１４の書き込み動作を制御する。

第２図は上記データクロックＣＫ、原画像データＧＸＤ
、２ビツトの信号ＣＩ　、　Ｃ２、制御信号ＷＥＩ−Ｗ
ＷＥ４のタイミング関係をタイミングチャートで示した
ものである。原画像データＧＸＤ（第２図（ｂ））はデ
ータクロックＣＫ（第２図（ａ））に同期して画像メモ
リ１１．１２．１３．１４にパラレルに入力される。こ
こで原画像データＧＸＤ内に記入された数字は変倍処理
する画素の順番を表わすもので、例えば「１」は変倍処
理するためにクリッピングされた画像データの有効範囲
の先頭に位置する画素を表わす。また「２」は画素「１
」に続く画素を表わし、以下同様に画素「３」、「４」
、「５」が続いている。

デコーダ１５に入力される２ビツトの信号Ｃ１、Ｃ２が
第２図（ｃ）（ｄ）に示される。この２ビツトの信号Ｃ
Ｉ　、Ｃ２がデコーダ１５でデコードされ、第２図（ｅ
）〜（ｈ）に示すように制御信号ＷＥＩ、ＷＦ２、ＷＦ
２が形成される。ここで制御信号ＷＥ１は画像メモリ１
１の書き込み制御端子に加えられるもので、原画像デー
タＧＸＤの画素「１」、「５」、「９」、・・・のタイ
ミングでローレベルとなる。また制御信号ＷＥ２は画像
メモリ１２の書き込み制御端子に加えられるもので、原
画像データＧＸＤの画素「２」、「６Ｊ１・・・のタイ
ミングでローレベルとなる。また制御信号ＷＥ３は原画
像メモリ１３の書き込み制御端子に加えられるもので、
画像データＧＸＤの画素「３」、「７］・・・のタイミ
ングでローレベルとなる。また制御信号ＷＥ４は画像メ
モリ１４の書き込み制御端子に加えられるもので、画像
データＧＸＤの画素「４」、「８」・・・のタイミング
でローレベルとなる。

第３図は第２図のタイミングチャートに示した各信号に
よる原画像データＧＸＤの振り分けの様子で示したもの
である。入力された原画像データＧＸＤのうち先頭画素
「１」から第４番目の画素「４」まで、すなわち画素「
１」〜「４」までがまず画像メモリ１１〜１４に振り分
けられて書き込まれ、続いて画素「５」〜「８」までが
同様に画像メモリ１１〜１４に振り分けられて書き込ま
れる。以下同様に原画像データＧＸＤの各画素のデータ
が順次振り分けられて画像メモリ１１〜１４に書き込ま
れる。この書き込みは各画素に同期したデータクロック
ＣＫに同期して実行される。

さて、この実施例の変倍率を決定する変倍データＭＡＧ
は加算器１６に入力される。加算器１６はこの変倍デー
タＭＡＧを前記データクロックＣＫに同期して累算し、
この加算器１６のキャリィ出力ＣＯから発生されるキャ
リィ信号にもとづき、画像データメモリ１１．１２．１
３．１４から各画素のデータを読み出すための読み出し
クロックＲＣＫを形成する。以下の説明から明らかにな
るように、この読み出しクロックＲＣＫによって原画像
データＧＸＢの変倍処理の変倍率が制御される。

原画像データＧＸＢの変倍率を決定する変倍データＭＡ
Ｇは加算器１６の入力Ａに加えられる。

また加算器１６のキャリィ入力ＣＩには信号“１”が加
えられており、更に加算器１６の入力Ｂには加算器１６
の加算出力がラッチするラッチ回路１７の出力データが
加えられている。まず、ラッチ回路１７は読み出しリセ
ット信号ＲＲＥによってリセットされている。この読み
出しリセット信号ＲＥＥによるリセットが解除になると
、加算器１６はこの入力Ａに加えられる変倍データＭＡ
Ｇに′１”を加算した値ＭＡＧ＋１と入力Ｂに加えられ
るラッチ回路１７の出力データとを加算し、この加算値
を加算出力Ｓからラッチ回路１７に出力し、これによっ
て結果的に値「ＭＡＧ＋ＩＪをラッチ回路１７に加えら
れるクロックＣＫに同期して累算し、値（ＭＡＧ＋１）
　、２　（ＭＡＧ＋１）、３　（ＭＡＧ＋１）・・・を
順次算出する。

第４図は、この加算器１６とラッチ回路１７の部分の動
作を説明するブロック図である。第１図に示す加算器１
６とラッチ回路１７は、第４図に示すように、クロック
ＣＫに同期して動作する１つのアキュムレータ１６０に
よって表わすことができる。このアキュムレータ１６０
は入力Ａに加えられる値（ＭＡＧ＋１）をクロックＣＫ
に同期して累算し、ＭＡＧ＋１−Ａとするとき加算出力
Ｓから値ｋＸＡ（ｋ−１，２，３・”）に対応するデー
タを順次発生する。そしてこのアキュムレータ１６０の
累算′値がこのアキュムレータ１６０の累算上限値、す
なわちアキュムレータ１６０の累算容量値Ｐを越えると
（ｐ＞ｋＸＡ）、アキュムレータ１６０のキャリィ出力
ＣＯからキャリィ信号が出力される。すなわち、アキュ
ムレータ１６０のキャリィ出力ＣＯからは、その累算値
ｋＸＡが値Ｐ、２Ｐ、３Ｐ・・・を越える毎に、キャリ
ィ信号が出力される。ここでアキュムレータ１６０から
キャリィ信号が発生される頻度は変倍データＭＡＧに対
応しており、この変倍データＭＡＧの値が大きくなると
キャリィ信号が発生する頻度は高くなり、反対に変倍デ
ータＭＡＧの値が小さくなるとキャリィ信号が発生する
頻度は低くなる。この実施例ではこのキャリィ信号にも
とづき画像メモリ１１．１２．１３．１４からの各画素
に対応するデータの読み出しが制御される。

第１図に示した実施例で採用される変倍データＭＡＧお
よび加算器１６の詳細について更に説明する。

加算器１６に加えられる変倍データＭＡＧは１３ビツト
のパラレルバイナリ信号から構成される。

加算器１６は入力Ａに加えられる１３ビツトの変倍デー
タＭＡＧと入力Ｂに加えられる１３ビツトのデータを加
算する１３ビツト加算器からなり、キャリィ入力端子Ｃ
Ｉおよびキャリィ出力端子ＣＯを有している。キャリィ
入力端子ＣＩには信号“１“が定常的に加えられている
。加算器１６は１３ビツトの加算値を加算出力Ｓから１
３ビツトのラッチ回路１７に出力する。ラッチ回路１７
にラッチされた１３ビツトの信号ＹＭＩ〜ＹＭ１３は加
算器１６の入力Ｂに加えられる。

加算器１６に加えられる変倍データＭＡＧの一例を示す
と第１表のようになる。

第１表第１表において、変数データＭＡＧは１６進数を用いて
表わされている。この実施例において変倍データＭＡＧ
が例えば１６進数でｒ７ＦＦＪであるときはこの値ｒ７
ＦＦＪにキャリ入力ＣＩに加えられた「１」が加算され
、加算器１６では７ＦＦ＋１−８００をクロックＣＫに
同期して累算することになる。ここで加算器１６は１６
進数でｒ２０００Ｊに達するとキャリィ出力ＣＯからキ
ャリィ信号を出力するように構成されているので、２０
００／８００−４、すなわち４個のクロックＣＫが到来
して１個のキャリィ信号が出力される。このときの変倍
率が１００％（８００／（７ＦＦ＋１））に設定されて
いる。また変倍データＭＡＧが１６進数でｒｌＦＦＪの
ときは、加算器１６はＩＦＦ＋１−２００をクロックＣ
Ｋに同期して累算することになり、この場合、１６個の
クロックＣＫに対して１個のキャリィ信号が出力され、
変倍率は４００％（８００／　（ＩＦＦ＋１））である
。また変倍データＭＡＧが１６進数でｒｌＦＦＦＪのと
きは加算器１６はＩＦＦＦ＋１−２０００をクロックＣ
Ｋに同期して累算することになり、この場合、１個のク
ロックＣＫに対して１個のキャリィ信号が出力され、変
倍率は２５％（８００／　（ＩＦＦＦ＋１））である。

加算器１６のキャリィ出力ＣＯから出力された。

キャリィ信号は、クロックＣＫに同期して入力信号をラ
ッチするラッチ回路１９、インバータＩＮを介してノア
回路ＮＲに加えられる。またノア回路ＮＲの他の入力に
は、読み出しリセット信号ＲＲＥがラッチ回路１９を介
して加えられる。このノア回路Ｎ’Ｈの出力はアンド回
路ＡＮＤに加えられる。アンド回路ＡＮＤの他の入力に
はクロックＣＫが加えられている。したがって、アンド
回路ＡＮＤからは読み出しリセット信号ＲＲＥに対する
ラッチ回路１９の出力がローレベルのときはクロックＣ
Ｋがそのまま出力され、読み出しリセット信号ＲＲＥに
対するラッチ回路１９の出力がハイレベルになると、加
算器１６のキャリィ出力Ｃ５０からキャリィ信号が生じ
、これに対応するラッチ回路１９の出力がハイレベルに
なると、その毎にクロックＣＫが１個出力される。アン
ド回路ＡＮＤの出力は読み出しクロックＲＣＫとして画
像メモリ１１．１２．１３．１４の読み出し＃制御端子
に加えられるとともにラッチ回路２０にラッチ信号とし
て加えられる。

画像メモリ１１．１２．１３．１４はアンド回路ＡＮＤ
から読み出しクロックＲＣＫが加えられる毎にその記憶
データを各画素単位でパラレルに出力する。画像メモリ
１１．１２．１３．１４は前述したようにＦＩＦＯメモ
リから構成されており、このデータの読み出しは画像デ
ータのメモリ１１．１２．１３．１４の入力端から先に
入力されたデータを先に読み出すように構成されており
、ここではバッファメモリとして機能している。

画像メモリ１１．１２．１３．１４から読み出されたデ
ータはそれぞれ出力ラッチ付きのマルチプレクサ２１の
入力Ｄ１、Ｄ２、Ｄ３、Ｄ４にそれぞれ入力される。ま
た画像メモリ１４から読み出されたデータはラッチ回路
２０にも加えられ、アンド回路ＡＮＤの出力によってラ
ッチされる。

このラッチ回路２０にラッチされたデータはマルチプレ
クサ２１の入力端子Ｄｏに入力される。

したがって、アンド回路ＡＮＤから最初の読み出しクロ
ックＲＣＫが発生したタイミングでマルチプレクサ２１
の入力Ｄ１には画像メモリ１１から読み出された第１の
画素「１」のデータが入力され、入力Ｄ２には画像メモ
リ１２から読み出された第２の画素「２」のデータが入
力され、入力Ｄ３には画像メモリ１３から読み出された
第３の画素「３」のデータが入力され、入力Ｄ４には画
像メモリ１４から読み出された第４の画素「４」のデー
タが入力される。またこのとき画像メモリ１４から読み
出された第４の画素「４」のデータはラッチ回路２０に
ラッチされる。

アンド回路ＡＮＤから次の読み出しクロックＲＣＫが発
生されると、これに同期して、マルチプレクサ２１の入
力ＤＯにはラッチ回路２０にラッチされた第４の画素ｒ
４Ｊのデータが入力され、入力Ｄ１、Ｄ２、ＤＢ、Ｄ４
には次の画素「５」、「６」、「７」、「８」に対応す
るデータが入力される。またこのとき画像メモリ１４か
ら読み出された第８の画素「８」のデータがラッチ回路
２０にラッチされる。

このようにしてアンド回路ＡＮＤから読み出しクロック
ＲＣＫが発生される毎に画像メモリ１１〜１４から読み
出された各画素のデータおよびラッチ回路２０にラッチ
されている画素のデータがマルチプレクサ２１に入力さ
れる。

一方、ラッチ回路１７からクロックＣＫに同期して出力
されるデータ信号ＹＭＩ〜ＹＭ１３のうち上位ビットの
信号ＹＭ１０、ＹＭＩＩ、ＹＭＩ２、ＹＭ１３はクロッ
クＣＫのタイミングでラッチ回路１８でラッチされる。

このラッチ回路１８でラッチされた信号のうちの上位２
ビツトの信号は信号ＹＭ１２、ＹＭ１３、の１ビット遅
延信号ＹＭ１２−ＩＤ、ＹＭ１３−ＩＤとしてマルチプ
レクサ２１の制御入力Ｓ１、Ｓ２に加えられる。

またラッチ回路１８でラッチされた信号のうち下位２ビ
ツトの信号はラッチ回路２２で再びラッチされ、信号Ｙ
ＭＩＯ１ＹＭＩＩの２ビット遅延信号ＹＭＩＯ−２ＤＳ
ＹＭＩ　１−２Ｄとしてリードオンリイメモリ（ＲＯＭ
）２３．２４のアドレスＡＩ　、Ａ２にそれぞれ加えら
れる。

マルチプレクサ２１は制御入力Ｓ１、Ｓ２に加えられた
信号ＹＭ１２−ＩＤ、ＹＭ１３−ＩＤにしたがって入力
Ｄｏ−Ｄ４に入力されたデータを出力Ｄ＾またはＤＢに
振り分け、１クロツク送れて出力する。マルチプレクサ
２１における制御入力Ｓ１、Ｓ２に加えられる信号と出
力ＤＡ　、　ＤＢに振り分けられるデータとの関係を示
すと第２表のようになる。

第２表すなわち、マルチプレクサ２１は制御入力Ｓ１、Ｓ２に
加えられる信号が“０．０”のときは入力Ｄｏに入力さ
れたデータを出力Ｄ＾に導き、入力Ｄ１に入力されたデ
ータを出力ＤＢに導く。また制御入力Ｓ１％Ｓ２に加え
られる信号が“１．０”のときは入力Ｄ１に入力された
データを出力ＤＡに導き、入力Ｄ２に入力されたデータ
を出力ＤＢに導く。また制御入力ｓ、、ｓ２に加えられ
る信号が“０．１°のときは入力Ｄ２に入力されたデー
タを出力ＤＡに導き、入力Ｄ３に入力されたデータを出
力ＤＢに導く。更に制御入力Ｓ１、ｓ２に加えられる信
号が“１．１”のときは入力Ｄ３に入力されたデータを
出力ＤＡに導き、入力Ｄ４に入力されたデータを出力Ｄ
Ｂに導く。

第５図は上記マルチプレクサ２１の動作を示したもので
ある。１５図においてマルチプレクサ２１内に描いた点
線はデータの振り分けの様子を示し、点線に対して記載
した数字は制御データｓ１、Ｓ２の内容を示している。

例えば制御データｓ１、Ｓ２が“１．０”であると“１
０”が付された点線に従い、入力Ｄ１に入力されたデー
タは出力Ｄ＾に導かれ、入力Ｄ２に入力されたデータは
出力ＤＢに導かれることになる。例えば画像メモリ１１
．１２．１３．１４から画素「１」、「２」、「３」、
「４」のデータが読み出されこれらデータがマルチプレ
クサ２１の入力Ｄ１〜Ｄ４に入力され、このときマルチ
プレクサ２１の制御入力Ｓ１、Ｓ２に加えられる信号が
“０．１”であると、入力Ｄ２に入力された画素「２」
のデータが出力ＤＡに導かれ、入力Ｄ３に入力された画
素「３」のデータが出力Ｄ３導かれる。このとき、入力
ＤＯＳＤＩ、Ｄ４に入力されたデータはマルチプレクサ
２１から出力されない。

以上の説明から明らかなようにマルチプレクサ２１の出
力ＤＡ　、ＤＢから出力される信号は互いに隣り合った
画素のデータとなり、この隣合った画素のデータにもと
づき必要の場合は次に説明するような補間処理がなされ
る。

マルチプレクサ２１の出力ＤＡおよびＤＢから出力され
たデータは出力ラッチ付きのＲＯＭ２３および２４にそ
れぞれ入力される。

ＲＯＭ２３および２４はラッチ回路２２から出力される
信号およびマルチプレクサ２１の出力ＤＡおよびＤｒｌ
から出力されるデータをアドレスとしてこれらデータに
所定の係数ａおよびｂを乗算した値を記憶しており、ラ
ッチ回路２２およびマルチプレクサ２１の出力に対応し
てこれら記憶した値を１クロツク遅れて出力する。ＲＯ
Ｍ２３および２４に記憶した値に関する上記計数値ａお
よびｂとラッチ回路２２からの出力、すなわちＲＯＭ２
３．２４の入力ＡＩ　、Ａ２に加わる信号との関係を表
で示すと第３表のようになる。

第３表第３表から明らかなように入力Ａｔ　、Ａ２に加わる信
号が′０．０”であるとＲＯＭ２３は入力されたデータ
に１を乗算した値を出力し、ＲＯＭ２４は入力されたデ
ータに０を乗算した値を出力する。また入力ＡＩ　、Ａ
２に加わる信号が“１０“であるとＲＯＭ２３は入力さ
れたデータに０．７５を乗算した値を出力し、ＲＯＭ２
４は入力されたデータに０．２５を乗算した値を出力す
る。また入力ＡＩ　、　Ａ２°に加わる信号が“０．１
′であるとＲＯＭ２３は入力されたデータに０．５を乗
算した値を出力し、ＲＯＭ２４は入力されたデータに０
．５を乗算した値を出力する。また入力ＡＩ　、Ａ２に
加わる信号が“１．１”であるとＲＯＭ２３は入力され
たデータに０．２５を乗算した値を出力し、ＲＯＭ２４
は入力されたデータに０．７５を乗算した値を出力する
。ここでＲＯＭ２３で乗算する計数ａとＲＯＭ２４で乗
算する計数すとの和（ａ＋ｂ）は常に１になるように設
定されている。

ＲＯＭ２３．２４の出力は加算器２５に加えられ、両出
力が加算される。ＲＯＭ２３．２４および加算器２５に
よる動作は、マルチプレクサ２１の出力ＤＡ、ＤＢから
出力された互いに隣接する゛データの間の補間処理を実
行している。

例えば、第６図に示すように互いに隣接するデータＤ＾
、ＤＢの間を補間し、３つのデータＤ　Ａｔ。

Ｄ＾２、ＤＡ３を生成する場合を考える。ここでデータ
Ｄ＾２はデータＤＡとのデータＤＡの中間の値、データ
ＤＡＩはデータＤ＾とデータＤＡ２の中間の値、データ
ＤＡ３はデータＤＡ２とデータＤＢの中間の値である。

例えばデータＤＡ２を生成する場合はＲＯＭ２３．２４
の入力Ａ、Ｂに加わる信号を“０．１”としＲＯＭ２３
．２４および加算器２５に実質的にＤ＾ｘＯ，５＋ＤＢ
　Ｘ０１５の演算を行なわせ、これによってデータＤＡ
２を生成する。またデータＤＡＩを生成する場合はＲＯ
Ｍ２３．２４の入力Ａ１Ｂに加わる信号を′１０”とし
ＲＯＭ２３．２４および加算器２５に実質的にＤ　Ａ　
Ｘ　Ｏ，７５＋　Ｄ［３Ｘｏ、２５の演算を行なわせ、
これによってデータＤ’ＡＩを生成する。またＤＡ３を
生成する場合は、ＲＯＭ２３・、２４の入力Ａ、Ｂに加
わる信号を“１．１”とし、ＲＯＭ２３．２４および加
算器２５に実質的にＤＡ　ｘｏ、２５＋ＤＢ　Ｘｏ、７
５の演算を行なわせる。

加算器２５の出力はラッチ回路２６でクロックＣＫに同
期してラッチされ、変倍画像データＹＭＤとして出力さ
れる。

次に変倍率が１００％、２５％、４００％、３５６４％
、２８２．８％の場合をそれぞれとりあげて第１図の装
置の動作を第７図から第１１図のタイミングチャートを
参照して具体的に説明する。

変倍率が１００％の場合変倍率が１００％の場合のこの実施例の各部の動作が第
７図に示される。この場合変倍データＭＡＧは１６進数
で７ＦＦに設定され、加算器１６の入力Ａには１６進数
７ＦＦに対応する１３ビツトの信号’００１１１１１１
１１１１１”が入力される。まず、画像メモリ１１〜１
４からの画像データの読み出し前の状態においてラッチ
回路１７の内容は読み出しリセット信号ＲＲＥ　（第７
図（ｄ）参照）によってクリアされている。したがって
加算器１６の入力Ｂに加えられる１３ビツトの信号はオ
ール“０”であり、このとき加算器１６の出力Ｓからは
入力Ａに加えられた信号に１を加えた１６進数で７ＦＦ
＋１−８００に対応する信号が出力される（第７図（Ｃ
）参照）。

また読み出しリセット信号ＲＲＥは画像メモリ１１〜１
４の読み出しリセット端子に加えられ画像メモリ１１〜
１４の読み出し出力をリセットする。また読み出しリセ
ット信号ＲＲＥはクロックＣＫに同期してラッチ回路１
９にラッチされ、ノア回路ＮＲを介してアンド回路ＡＮ
Ｄに加わり、これによりアンド回路ＡＮＤから第７図Ｎ
）に示すようにクロックＣＫに同期した信号が出力され
る。このアンド回路ＡＮＤの出力は読み出しクロックＲ
ＣＫとして画像メモリ１１〜１４に加えられる。しかし
このとき読み出しリセット信号ＲＲＥにより画像メモリ
１１〜１４の読み出し出力はリセットされているので画
像メモリ１１〜１４からは画像信号は出力されない。

読み出しリセット信号ＲＲＥがローレベルからハイレベ
ルに立ち上がり画像メモリ１１〜１４の読み出しリセッ
トが解除されると、アンド゛回路ＡＮＤの出力の立ち上
がりに同期して画像メモリ１１から第１の画素「１」に
対応する画像デーラダ、画像メモリ１２から第２の画素
「２」に対応する画像データ、画像メモリ１３から第３
の画素「３」に対応する画像データ、画像メモリ１４か
ら第４の画素ｒ４Ｊに対応する画像データがそれぞれ出
力される（第７図（ｋ）参照）。

画像メモリ１１〜１４の出力およびラッチ回路２０の出
力、この場合はオール“０”　（このときの画素を「０
」という）はマルチプレクサ２１に加えられる。

また読み出しリセット信号ＲＲＥがローレベルからハイ
レベルに立ち上がり、ラッチ回路１７のクリアが解除さ
れると加算器１６の出力はクロックＣＫ（第７図（ａ）
参照）に同期してこのラッチ回路１７にラッチされ、こ
のラッチ回路１７の出力は加算器１６の入力Ｂに加えら
れる。これにより、加算器１６は１６進数で８００に対
応する値の累算動作を開始する（第７図（ｅ）参照）。

この累算動作により加算器１６の累算値が１６進数でＩ
ＦＦＦを越えると加算器１６のキャリィ゛出力ＣＯから
キャリィ信号“１°が生じる（第７図（ｄ）参照）。こ
のキャリィ信号“１“はラッチ回路１９、インバータＩ
Ｎ、ノア回路ＮＲを介してアンド回路ＡＮＤに加わり、
これによりアンド回路ＡＮＤから第７図Ｎ）に示すよう
なパルス信号が発生される。このパルス信号は読み出し
クロックＲＣＫとして画像メモリ１１〜１４に加わり、
これにより画像メモリ１１〜１４からは第５の画素「５
」に対応する画像データ、第６の画素「６」に対応する
画像データ、第７の画素「７」に対応する画像データ、
第８の画素「８ノに対応する画像データが読み出される
とともに画像メモリ１４の出力、この場合は画素「４」
に対応する画像データがアンド回路ＡＮＤの出力により
ラッチ回路２０にラッチされる。この画像メモリ１１〜
１４から読み出された画像データはラッチ回路２ｏにラ
ッチされ第４の画素ｒ４Ｊに対応する画像データととも
にマルチプレクサ２１に加えられる。

このように画像メモリ１１〜１４がらは加算器１６によ
る累算値がＩ　ＦＦＦを越える毎に、この場合は４クロ
ツク毎に画像データの読み出しが行なわれ、この画像デ
ータはラッチ回路２０にラッチされている前回画像メモ
リ１４から読み出された画像データとともにマルチプレ
クサ２１に加えられる。

マルチプレクサ２１は制御端子８１％Ｓ２に加えられる
ラッチ回路１８の出力信号ＹＭ１２−ＩＤＳＹＭ１３−
ＩＤによって入力信号を出力ＤＡ。

Ｄ［３に振り分ける動作を行なう。ここで信号ＹＭ１２
−ＩＤ、ＹＭ１３−ＩＤは第７図（「）に示す信号ＹＭ
１２、ＹＭｌ３をそれぞれ１クロック分遅延させた信号
で第７図（ｇ）に示すように変化する。

したがってマルチプレクサ２１の出力ＤＡからは画素ｒ
ＯＪ、ｒｌＪ’、「２」・・・に対応する画像データが
順次出力され、マルチプレクサ２１の出力ＤＢからは画
素「１」、「２」、「３」・・・に対応する画像信号が
順次出力される（第７図（ｇ）参照）。

マルチプレクサ２１の出力ＤＡ　、ＤｌｌはＲＯＭ２３
．２４に加えられ、このＲＯＭ２３．２４および加算器
２５により実質的にａＸＤＡ＋ｂＸＤＢになる演算がな
される。ここで係数ａおよびｂはＲＯＭ２３．２４のア
ドレスの一部ＡＩ、Ａ２として加えられる信号ＹＭＩＯ
−２ＤＳＹＭ１１−２Ｄによって決定される。ここで信
号ＹＭＩＯ−２ＤＳＹＭＩ　１−２Ｄはラッチ回路１８
．２２によりラッチ回路１７の出力ＹＭＩＯ１ＹＭＩＩ
を２クロツク遅延させた信号である（第７図（ｈ）参照
）。この場合この信号ＹＭＩＯ−２ＤおよびＹＭｌ　１
−２Ｄは第７図（ｈ）から明らかなように常に“００”
である。したがって係数ａは常に１に設定され、係数す
は常に０に設定される（第７図（霞）参照）。これによ
り加算器２５の出力はマルチプレクサ２１の出力Ｄ＾か
ら出力された信号が１クロツク遅延されたものと同一と
なり、この信号がさらに１クロツク遅延されてラッチ回
路２６から変倍画像データＹＭＤとして出力される（第
７図（ｎ）参照）。

第７図（ｎ）から明らかなようにラッチ回路ＹＭＤから
出力される変倍データＹＭＤは各クロック・毎に画素が
変化する信号であり、この信号は画像メモリ１１．１２
．１３．１４に加えられる原画像データＧＸＤと同一の
ものである。すなわち原画像データＧＸＤは１００の変
倍率で変倍処理されたことになる。

変倍率が２５％の場合変倍率が２５％の場合の動作が第８図に示される。この
場合変倍データＭＡＧは１６進数でＩＦＦＦに設定され
、加算器１６の入力ＡにはＩＦＦＦに対応する１３ビツ
トの２進信号“１１１１１１１１１１１１１″が加えら
れる。したがってまず加算器１６の出力Ｓからはこの２
進信号に“１”が加算されてオール“０゛となった信号
が出力される（第８図（Ｃ）参照）。加算器１６におい
ては読み出しリセット信号ＲＲＥがローレベルからハイ
レベルに立ち上った後のこの１６進数でＩＦＦＦに１が
加えられる信号が累算されることになる。

したがって加算器１６のキャリィ出力ＣＯからは各クロ
ック毎にキャリィ信号が出力され（第８図（ｄ）参照）
、このキャリィ信号がラッチ回路１９、インバータＩＮ
、ノア回路ＮＲ，アンド回路ＡＮＤを介して画像メモリ
１１〜１４の読み出しクロック入力に加えられる。これ
により画像メモリ１１〜１４からは各クロック毎に画像
データが読み一出される（第８図（ｋ）参照）。

またこのときマルチプレクサ２１の制御入力端子Ｓ１、
Ｓ２に加えられる信号ＹＭ１２−ＩＤ、ＹＭｌ３−ＩＤ
およびＲＯＭ２３．２４に加えられる信号ＹＭＩＯ−２
Ｄ、ＹＭＩ　１−２Ｄは全て常に“０”である。したが
ってマルチプレクサ２１は入力Ｄｏから入力された信号
をＤＡに導き、入力Ｄ１から入力された信号を出力ＤＢ
に導く。

これによりマルチプレクサ２１の出力ＤＡからは画素「
０」、「４」、「８」・・・に対応する画素データが順
次出力され、出力ＤＢからは画素「１」、「５」、「９
」・・・に対応する画像データが順次出力される（第８
図ＣＩ＞参照）。またＲＯＭ２Ｂ、−２４において係数
ａが１、係数すが０となる値が読み出され、これにより
加算器８からはマルチプレクサ２１の出力ＤＡから出力
された画像データとが１クロツク遅延されたものと同一
のデータが出力される。この画像データはラッチ回路２
６でさらに１クロツク遅延されて変倍データＹＭＤとし
て出力される（第８図（ｎ）参照）。

第８図（ｎ）から明らかなようにラッチ回路２６から出
力される変倍データは第４番目の画素「４」第８番目の
画素「８」・・・というように４画素に対して１つの画
素を抽出した画像データとなっており、この画像データ
は原画像データの１／４、すなわち２５％の変倍率で処
理されたデータとなる。

変倍率が４００％の場合変倍率が４００％の場合の動作が第９図に示される。こ
の場合、変倍データＭＡＧは１６進数でＩＦＦに設定さ
れ、加算器１６の入力ＡにはこのＩＦＦに対応する１３
ビツトの２進信号“００００１１１１１１１１１″が加
えられる。そして加算器１６では１６進数でＩＦＦに１
を加算した値（ＩＦＦ＋１−２００）を実質的に累算す
る演算がなされる。したがって加算器１６の累算値は第
９図（ｅ）に示すように変化し、加算器１６からは１６
クロツクに対して１個のキャリィ信号“１”が出力され
る（第９図（ｄ）参照）。このキャリィ信号にもとづき
アンド回路ＡＮＤから読み出しクロックＲＣＫが発生さ
れ、この読み出しクロックＲＣＫにもとづき画像メモリ
１１〜１４から画像データの読み出しが行なわれる（第
９図（ｋ）参照）。したがってこの場合画像メモリ１１
〜１４からは１６クロツクに対して１回画像データの読
み出しが行われることになる。

また、マルチプレクサ２１の制御端子Ｓ１、Ｓ２に加え
られる信号ＹＭ１２−ＩＤＳＹＭ１３−ＩＤは第９図（
ｇ）に示すように４クロツク毎に“００°、“１０”、
“０１”、　　＠１１”と変化する。したがってマルチ
プレクサ１６の出力Ｄ＾にはまず４クロツク間画素「０
」に対応する画像データが現われ、続いて４クロツクの
間画素「１」に対応する画像データが現われ、続いて４
クロツクの間画素「２」に対応する画像データが現われ
、このようにして４クロツク毎に順次変化する各画素の
画像データが現われる。同様にマルチプレクサ１６の出
力ＤＢにはまず４クロツクの間画素ｒｌＪに対応する画
像データが現われ、続いて４クロツクの間画素「２」に
対応する画像データが現われ、このようにして４クロツ
ク毎に順次変化し、かつ出力ＤＡに生じている画素より
も１画素進んだ画素に対応する画像データが現われる。

また、ＲＯＭ２３．２４に加えられる信号ＹＭ１０−２
ＤＳＹＭＩＩ−２Ｄは第９図に（ｈ）に示されるように
マルチプレクサ１６から同一画素に対応する画像データ
が生じている４クロツクの間に６００”、′１０”、“
０１＃、′１１”と変化する。したがってＲＯＭ２３．
２４の係数ａ。

ｂはそれぞれ第９図（１）に示すように変化する。

これによってマルチプレクサ２１の出力ＤＡＳＤＢから
出力される画像データの間が補間され、出力ＤＡとＤＢ
から出力される画像データの間に０．７５ｘ　Ｄ　Ａ　
＋　０．２５ｘ　Ｄ　Ｂ　−Ｄ　ＡｌＯ，５ｘＤＡ　＋
０．５　ｘＤＢ　−ＤＡ２０．２５ｘ　Ｄ　Ａ　　＋　
Ｏ’、７５ｘ　Ｄ　Ｂ　　譚ＤＡ３で表わされる３つの
画像データが挿入される。第９図（ｎ）はラッチ回路２
６から出力される変倍画像データＹＭＤを示したもので
第９図（ｎ）において☆印は上述した３つの式のいずれ
かで補間されたデータを示す。

このように変倍データＹＭＤが１６進数でＩＦＦの場合
、各画素の画像データの間にそれぞれ３個の補間画像デ
ータが挿入され、結果的にラッチ回路２６から出力され
る変倍画像データＹＭＤは原画像データＹＭＤは原画像
データの４倍、すなわち１００％の変倍処理のなされた
データとなる。

変倍率が３５．４９６の場合変倍率が３５．４％の場合の動作が第１０図に示される
。この場合変倍データＭＡＧは四１６進数で１６９Ｆ　
（２進データで“１０１１０１００１１１１１°）に設
定される。この２進データが加算器１６の入力Ａに加え
られ、加算器１６では値（１６９Ｆ＋１）を累算する。

この累算の様子が第１０図（Ｃ）に示される。ここで８
００／　（１６９Ｆ＋１）−３５，４の関係が成立して
おり、加算器１６からは１６９Ｆ＋１−１６ＡＯがＩＦ
ＦＦを越える毎にキャリィ信号が出力される（第１０図
（ｄ））。

画像メモリ１１〜１４はこのキャリィ信号に対応してア
ンド回路ＡＮＤから発生されるパルス信号（第１０図（
ｊ））にもとづきその読み出しが制御される。画像メモ
リ１１〜１４から読み出される画像データの出力タイミ
ングが第１０（ｋ）に示される。

また、第１０図（ｇ）にマルチプレクサ２１の制御入力
端子Ｓ１、Ｓ２に加えられる信号ＹＭ１２−ＩＤＳＹＭ
１３−ＩＤが示される。この信号によりマルチプレクサ
２１における信号振り分けが制御され、マルチプレクサ
２１の出力ＤＡおよびＤＢには第１０図（ｆｌ’）に示
すような画素に対応する画像データが出力される。

また、第１０図（−））にＲＯＭ２３．２４での採用さ
れる係数値が示される。ＲＯＭ２３．２４および加算器
では第１０図（ｆｌ’）に示すデータおよび第１０図（
ｂ）に示すデータにもとづき補間演算を行ないその出力
をラッチ回路２６を介して出力スル。第１０図（ｎ）に
はこのラッチ回路２６の出力が示される。第１０図（ｎ
）から明らかなようにこの場合画素「０」と「８」の画
像データの間に画素「２」と「３」の画像データによっ
て補間演算された画像データおよび画素「５」と「６」
の画像データによって補間演算された画像データが挿入
される。また画素「８」と「１４」の画像データの間に
画素「１１」と「１２」の画像データによって補間演算
された画像データが挿入される。

また画素「１４」と「２５」の画像データの間に画素「
１６」と「１７」の画像データによって補間演算された
画像データおよび画素「１９」と「２０」の画像データ
によって補間演算された画像データおよび画素「２２」
と「２３」の画像データによって補間演算された画像デ
ータが挿入される。同様に画素「２５」と「３３」の画
像データ間には補間演算によって処理された２個の画像
データが挿入され、画素「３３」と「４５」の画像デー
タの間には補間演算によって処理され４３個の画像デー
タが挿入される。

変倍率が２８２．８％の場合変倍率が２８２．８％場合の動作が第１１図に示される
。この場合、変倍データＭＡＧは１６進数で２Ｄ３　（
２進データで’０００１０１１０１００１１、”）に設
定される。この２進データが加算器１６の入力Ａに加え
られ、加算器１６では値（２Ｄ３＋１）を累算する。こ
の累算の様子が第１１図（ｅ）に示される。ここで、８
００／　（２Ｄ３＋１）−２８２，８の関係が成立して
おり、加算器１６からは２Ｄ３＋１■２Ｄ４が、Ｉ　Ｆ
ＦＦを越える毎にキャリィ信号が出力される（第１１図
（ｄ））。

画像メモリ１１〜１４はこのキャリィ信号に対応してア
ンド回路ＡＮＤから発生されるパルス信号（第１１図（
ｊ））にもとづきその読み出しが制御される。画像メモ
リ１１〜１４から読み出される画像データの出力タイミ
ングが第１１図（ｋ）に示される。

虫た、第１１図（ｇ）にマルチプレクサ２１の制御入力
端子ＳＩ、Ｓ２に加えられる信号ＹＭ１２−ＩＤ、ＹＭ
１３−ＩＤが示される。この信号によりマルチプレクサ
２１における信号振り分けが制御され、マルチプレクサ
２１の出力ＤＡおよびＤＢには第１１図（ｐ）に示すよ
うな画素に対応する画像データが出力される。

また、第１１図（■）にＲＯＭ２３．２４での採用され
る係数値が示される。ＲＯＭ２３．２４および加算器で
は第１１図ＣＩ＞に示すデータおよび第１０図（ｂ）に
示すデータにもとづき補間演算を行ないその出力をラッ
チ回路２６を介して出力する。第１１図（ｎ）にはこの
ラッチ回路２６の出力が示される。第１０図（ｎ）から
明らかなようにこの場合画素「０」と「１」の画像デー
タの間に画素「０」と「１」の画像データによって補間
演算された２個の画像データが挿入され、また画素「１
」と「２」の画像データの間に画素「１」と「２」の画
像データによって補間演算された２個の画像データが挿
入され、また画素「２」と「３」の画像データの間に画
素「２」の「３」の画像データによって補間演算された
２個の画像データが挿入され、画素「３」と「４」の画
像データの間に画素「３」と「４」の画像データによっ
て補間演算された２個の画像データが挿入され、画素「
４」と「６」の画像データの間に画素「４」と「５」の
画像データによって補間演算された３個の画像データお
よび画素「５」と「６」の画像データによって補間演算
された１個の画像データが挿入される。

なお、上記実施例では画像メモリとして４個のＦＩＦＯ
を用いて構成したがこれを２個、３個または５個以上の
ＦＩＦＯメモリを用いて構成することもできる。この場
合ＦＩＦＯメモリの個数により変倍範囲が変化する。ま
たこの場合ＦＩＦＯメそりの個数によってマルチプレク
サ２１の制卸入力端子に加わる制御信号のビット数およ
びＲＯＭ２３．２４に加わるアドレス信号のビット数も
変化する。

また加算器１６に加わる変倍データＭＡＧのビット数も
必要に応じて任意のビット数に設定することができる。

〔発明の効果〕

以上説明したようにこの発明によれば、簡単、かつ小型
な構成により原画像のデータクロックに同期した任意倍
率の高精度が変倍画像データを得ることができる。また
変倍率が１００％以上と以下とで基本的に同一の処理が
可能となる。また画像メモリとしてＦＩＦＯメモリを用
いた構成をとるとアドレス制御が全く不要となり、更に
構成は簡単となる。

【図面の簡単な説明】

第１図はこの発明に係わる画像データの変倍処理装置の
一実施例を示すブロック図、第２図は第１図に示した実
施例における原画像データの画像メモリへの書き込み処
理動作を説明するためのタイミングチャート、第３図は
原画像データの画像メモリへの書き込み動作を説明する
ための図、第４図は第１図に示した加算器およびラッチ
回路の動作を説明するためのブロック図、第５図は第１
図に示したマルチプレクサの動作を説明するブロック図
、第６図は第１図に示した実施例の補間動作を説明する
ための図、第７図から第１１図は第１図に示した装置の
動作を変倍率が１００％、２５％、４００％、３５．４
％、２８２．８％の場合についてそれぞれ示したタイミ
ングチャートである。１１〜１４・・・画像メモリ、１５・・・デコーダ、１
６．２５・・・加算器、１７，１８，１９，２０．２２
．２６・・・ラッチ回路、２１・・・マルチプレクサ、
２３．２４・・・ＲＯＭ。第３図ｐ＜ｋｘａ第４図１、事件の表示平成１年特許願第１２１８９６号２、発明の名称画像データの変倍処理装置３、補正をする者事件との関係　　特許出願人（５４９）富士ゼロックス株式会社４、代理人（〒１０４）東京都中央区銀座２丁目１１番２号５、補
正の対象６、補正の内容、（１）本願の明ＩＩＩ内、第２１ページ第４行「送れ
」を「遅れ」に訂正づる。（２）同、第２９ページ第９行から第１０行の［出力、
この場合〜という）」を「出力（画素ｒＯＪ）Ｊに訂正
する。（３）同、第３５ページ第３行の１とが」を「が」と訂
正する。（４）本願の図面、第７図および第１１図を別紙の通り
訂正する。

Claims

【特許請求の範囲】

（１）複数の記憶手段と、原画像データを順次振り分けて前記複数の記憶手段に順
次書き込む振り分け手段と、所望の変倍率に対応した速度で前記複数個の記憶手段に
記憶した画像データを並列に読み出す読み出し手段と、前記読み出し手段で読み出した画像データに基づき前記
所望の変倍率で変倍した画像に対応する変倍画像データ
を形成する画像データ形成手段とを具えた画像データの
変倍処理装置。
（２）前記記憶手段は、先入れ先出し型メモリである請
求項（１）記載の画像データの変倍処理装置。
（３）前記読み出し手段は、所望の変倍率に対応した数値データを入力する入力手段
と、この入力手段によって入力された数値データを所定の速
度で累算する累算手段と、この加算手段のキャリィ信号にもとづき前記記憶手段の
読み出しを制御する読み出しクロックを形成する手段とを具える請求項（１）記載の画像データの変倍処理装置
。
（４）前記画像データ形成手段は、前記読み出し手段から読み出された画像データから隣接
する任意２つの画像データを取り出す取り出し手段と、この取り出し手段で取り出した２つの画像データの間を
補間して補間データを形成する補間データ形成手段とを具える請求項（１）記載の画像データの変倍処理装置
。