JPH0247911B2 - - Google Patents
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- Publication number
- JPH0247911B2 JPH0247911B2 JP58129245A JP12924583A JPH0247911B2 JP H0247911 B2 JPH0247911 B2 JP H0247911B2 JP 58129245 A JP58129245 A JP 58129245A JP 12924583 A JP12924583 A JP 12924583A JP H0247911 B2 JPH0247911 B2 JP H0247911B2
- Authority
- JP
- Japan
- Prior art keywords
- pixels
- pixel
- input
- adder
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明は原画像の画素数に対する出力画素数を
2M／2n＋１（Ｍ、ｎは正の整数）倍に変換処理す
る画像処理装置に関し、特にその変換処理を加算
器とセレクタにより行なう画像処理装置に関す
る。
2M／2n＋１（Ｍ、ｎは正の整数）倍に変換処理す
る画像処理装置に関し、特にその変換処理を加算
器とセレクタにより行なう画像処理装置に関す
る。
＜従来技術の説明＞
従来より、記録手段の主走査方向、或は副走査
方向における原画素数に対する記録画素数の倍率
比が、Ｎ（Ｎは正の整数）で表わされる場合には、
例えば実公昭58−27590号公報に示される如く、
同じ原画素を主走査、副走査方向に対してＮ回記
録画素として用いればよい。又、前記倍率比が
１／Ｎで表わされる場合には、Ｎ個の原画素の内
１個のみを記録画素として用いればよい。
方向における原画素数に対する記録画素数の倍率
比が、Ｎ（Ｎは正の整数）で表わされる場合には、
例えば実公昭58−27590号公報に示される如く、
同じ原画素を主走査、副走査方向に対してＮ回記
録画素として用いればよい。又、前記倍率比が
１／Ｎで表わされる場合には、Ｎ個の原画素の内
１個のみを記録画素として用いればよい。
しかしながら、前記倍率比がＮ又は１／Ｎ等で
表わせない場合には、原画素をそのまま記録画素
として用いることは不可能となり、割り算等の特
殊演算が必要となる。従つてこれを実現する為に
は複雑な回路が必要となつてしまう。
表わせない場合には、原画素をそのまま記録画素
として用いることは不可能となり、割り算等の特
殊演算が必要となる。従つてこれを実現する為に
は複雑な回路が必要となつてしまう。
＜発明の目的＞
本発明は上述従来例の欠点に鑑み、倍率比が整
数比で表わせない2M／2n＋１（Ｍ、ｎは正の整
数）倍の時に出力画素の値を加算器とセレクタに
よる簡単な回路構成でしかも原画情報に忠実に求
めることができる画像処理装置の提供を目的とし
ている。
数比で表わせない2M／2n＋１（Ｍ、ｎは正の整
数）倍の時に出力画素の値を加算器とセレクタに
よる簡単な回路構成でしかも原画情報に忠実に求
めることができる画像処理装置の提供を目的とし
ている。
＜実施例の説明＞
第１図を用いて前記倍率比を４／３とした場合
の変換の一例を示す。
の変換の一例を示す。
図においてαは不図示の記録装置の主走査方向
を示す。Ａ，Ｂ，Ｃ，Ｄは原画素で夫々ａ，ｂ，
ｃ，ｄの画素レベルを持つ。イ，ロ，ハ，ニ，ホ
は記録画素である。
を示す。Ａ，Ｂ，Ｃ，Ｄは原画素で夫々ａ，ｂ，
ｃ，ｄの画素レベルを持つ。イ，ロ，ハ，ニ，ホ
は記録画素である。
記録画素イは原画素Ａと同一位置に対応するの
で画素レベルはａ、記録画素ロは原画素Ｂからの
距離を１とした時原画素Ａからの距離は３なので
画素レベルはａとｂを１：３で加重平均をとつた
値ａ＋3b／４、記録画素ハは原画素Ｂ、Ｃの中間に 位置するので画素レベルはｂ＋ｃ／２、記録画素ニ は原画素Ｃからの距離を１とした時原画素ｄから
の距離は３なので画素レベルはｃとｄを３：１で
加重平均をとつた値3c＋ｄ／４、記録画素ホは原画 素Ｄと同一位置に対応する画素レベルはｄであ
る。以下図中の周期Ｔを繰に返すことによりすべ
ての記録画素の画素レベルが求められる。このよ
うにして３個の原画素を４個の記録画素に変換す
ることができ、原画素をそのまま記録画素として
記録した時の記録密度と同じ記録密度で記録した
場合には主走査方向に4/3倍の画像を得ることが
できる。副走査方向にも同様な処理が可能であ
る。
で画素レベルはａ、記録画素ロは原画素Ｂからの
距離を１とした時原画素Ａからの距離は３なので
画素レベルはａとｂを１：３で加重平均をとつた
値ａ＋3b／４、記録画素ハは原画素Ｂ、Ｃの中間に 位置するので画素レベルはｂ＋ｃ／２、記録画素ニ は原画素Ｃからの距離を１とした時原画素ｄから
の距離は３なので画素レベルはｃとｄを３：１で
加重平均をとつた値3c＋ｄ／４、記録画素ホは原画 素Ｄと同一位置に対応する画素レベルはｄであ
る。以下図中の周期Ｔを繰に返すことによりすべ
ての記録画素の画素レベルが求められる。このよ
うにして３個の原画素を４個の記録画素に変換す
ることができ、原画素をそのまま記録画素として
記録した時の記録密度と同じ記録密度で記録した
場合には主走査方向に4/3倍の画像を得ることが
できる。副走査方向にも同様な処理が可能であ
る。
第２図に３原画素を４記録画素に変換する具体
的回路を示す。尚、原画素及び記録画素の画素レ
ベルは８ビツトのデジタル値で示されるものとす
る。Ｘ，Ｙは入力原画素の８ビツトのデジタル値
で両画素は主走査方向に隣接している。Ｚは補間
された記録画素の出力デジタル値である。
的回路を示す。尚、原画素及び記録画素の画素レ
ベルは８ビツトのデジタル値で示されるものとす
る。Ｘ，Ｙは入力原画素の８ビツトのデジタル値
で両画素は主走査方向に隣接している。Ｚは補間
された記録画素の出力デジタル値である。
図において１はＸ，Ｙどちらかを選択して出力
するセレクタ、２，３，４，５は４ビツト加算器
で入力端子A1〜A4，B1〜B4、出力端子S1〜S4、
およびキヤリー入力端子Cin、キヤリー出力端子
Coutを有する。６は入力Ｘ，Ｙ，Ｖ，Ｗの一つ
を選択するセレクタ、７はラインメモリ、ta，tb
はセレクタ１，６の切換タイミング信号である。
するセレクタ、２，３，４，５は４ビツト加算器
で入力端子A1〜A4，B1〜B4、出力端子S1〜S4、
およびキヤリー入力端子Cin、キヤリー出力端子
Coutを有する。６は入力Ｘ，Ｙ，Ｖ，Ｗの一つ
を選択するセレクタ、７はラインメモリ、ta，tb
はセレクタ１，６の切換タイミング信号である。
尚、セレクタ１はRCA社製CD4019を２個用い
ることにより、加算器２〜５は同社製CD4008で、
又セレクタ６は同社製CD4052を４個用いること
により構成できる。
ることにより、加算器２〜５は同社製CD4008で、
又セレクタ６は同社製CD4052を４個用いること
により構成できる。
以下、回路動作を順次説明する。
(1) 今Ｘの値が第１図のａ、Ｙの値が第１図のｂ
とすると、セレクタ６はＸ即ちａをＺとして出
力する。この出力はラインメモリ７に記憶され
る。
とすると、セレクタ６はＸ即ちａをＺとして出
力する。この出力はラインメモリ７に記憶され
る。
(2) 次に加算器２，３は両方で８ビツト加算器と
して動作し、ａ＋ｂの演算を行う。その出力の
うち最下位ビツト（カウンタ２のSi）は用いな
い（１ビツトシフトしている）ので結局加算器
２，３の出力はａ＋ｂ／２となる。ａ＋ｂ／２は加算 器４，５の一方に入力される。そしてセレクタ
１はこの時Ｙを選択しているので、加算器４，
５はａ＋ｂ／２＋ｂの演算を行う。そして加算器 ４，５は２，３と同様にその最下位ビツトを出
力しないので出力は結局ａ＋3b／４となり、セレ クタ６が入力Ｗを選択してラインメモリ７に貯
えられる。
して動作し、ａ＋ｂの演算を行う。その出力の
うち最下位ビツト（カウンタ２のSi）は用いな
い（１ビツトシフトしている）ので結局加算器
２，３の出力はａ＋ｂ／２となる。ａ＋ｂ／２は加算 器４，５の一方に入力される。そしてセレクタ
１はこの時Ｙを選択しているので、加算器４，
５はａ＋ｂ／２＋ｂの演算を行う。そして加算器 ４，５は２，３と同様にその最下位ビツトを出
力しないので出力は結局ａ＋3b／４となり、セレ クタ６が入力Ｗを選択してラインメモリ７に貯
えられる。
(3) 次に入力Ｘの値がｂとなり、入力Ｙの値がｃ
となる。そして加算器２，３は前述した様に
ｂ＋ｃ／２の演算を行い、セレクタ６が入力Ｖを 選択してｂ＋ｃ／２の値をラインメモリ７に貯え る。
となる。そして加算器２，３は前述した様に
ｂ＋ｃ／２の演算を行い、セレクタ６が入力Ｖを 選択してｂ＋ｃ／２の値をラインメモリ７に貯え る。
(4) 次に入力Ｘの値がｃとなり、入力Ｙの値がｄ
となる。そして加算器２，３がｃ＋ｄ／２の演算 を行い、その出力は加算器４，５に入力され
る。加算器４，５はセレクタ１で選択されたｃ
とｃ＋ｄ／２の加算を行い、結局3c＋ｄ／４の値がセ レクタ６の入力Ｗに入力され、セレクタ６は入
力Ｗを選択し、3c＋ｄ／４をラインメモリ７に格 納する。
となる。そして加算器２，３がｃ＋ｄ／２の演算 を行い、その出力は加算器４，５に入力され
る。加算器４，５はセレクタ１で選択されたｃ
とｃ＋ｄ／２の加算を行い、結局3c＋ｄ／４の値がセ レクタ６の入力Ｗに入力され、セレクタ６は入
力Ｗを選択し、3c＋ｄ／４をラインメモリ７に格 納する。
以上の(1)〜(4)の動作を繰り返すことにより、倍
率比４／３の場合の原画素から記録画素への変換
が可能である。第３図は第２図のタイミング図
で、各タイミングにおけるＸ，Ｙの値、セレクタ
１，６の選択入力、タイミング信号Ta，Tb、及
びタイミング信号Ta，Tbを形成する為のクロツ
クＣ１，CK２を示している。かかるタイミング
信号Ta，TbはクロツクCK１，CK２から当業者
であれば容易に形成できる。
率比４／３の場合の原画素から記録画素への変換
が可能である。第３図は第２図のタイミング図
で、各タイミングにおけるＸ，Ｙの値、セレクタ
１，６の選択入力、タイミング信号Ta，Tb、及
びタイミング信号Ta，Tbを形成する為のクロツ
クＣ１，CK２を示している。かかるタイミング
信号Ta，TbはクロツクCK１，CK２から当業者
であれば容易に形成できる。
ラインメモリ７に記憶されたデータは例えば一
主走査線毎に記録装置へ転送される。
主走査線毎に記録装置へ転送される。
以上は倍率比４／３の場合について述べたが、
倍率比が２／３、８／３、16／３、２／５、４／
５、８／５、16／５、２／７、４／７、８／７、
16／７等の場合にもビツトシフト法と加算器を用
いることにより記録画素を求めることができる。
即ち倍率比が2M／2n＋１、但しＭ、ｎは正の整
数と表わせる場合には加算器とビツトシフトを用
いることにより原画素のデジタル値を記録画素の
デジタル値に変換することが可能となる。
倍率比が２／３、８／３、16／３、２／５、４／
５、８／５、16／５、２／７、４／７、８／７、
16／７等の場合にもビツトシフト法と加算器を用
いることにより記録画素を求めることができる。
即ち倍率比が2M／2n＋１、但しＭ、ｎは正の整
数と表わせる場合には加算器とビツトシフトを用
いることにより原画素のデジタル値を記録画素の
デジタル値に変換することが可能となる。
第４図に倍率比が８／７の場合の例を示す。図
においてA′，B′…，H′は原画素で夫々画素レベ
ルはa′，b′，…，h′であり、イ′，ロ′，…，リ′
は記録画素であり、夫々図の右端に示した如き画
素レベルに変換される。８／７の場合には４／３
の場合よりも更に１回多くのビツトシフト操作に
より１／８の情報を形成すればよい。つまりＭと
同じ回数のシフト操作を行えばよい。
においてA′，B′…，H′は原画素で夫々画素レベ
ルはa′，b′，…，h′であり、イ′，ロ′，…，リ′
は記録画素であり、夫々図の右端に示した如き画
素レベルに変換される。８／７の場合には４／３
の場合よりも更に１回多くのビツトシフト操作に
より１／８の情報を形成すればよい。つまりＭと
同じ回数のシフト操作を行えばよい。
＜効果の説明＞
以上説明した如く本発明に依れば原画素の2M／
2n＋１（Ｍ、ｎは正の整数）倍への変換、即ち、
整数比ではない倍率への変換を割り算器等特殊演
算器を用いることなく加算器とセレクタによる簡
単な回路構成により行なうことができ、しかも入
力したデジタル量を変換画素の一部に用いる様に
したため原画情報に忠実な変倍処理が可能とな
る。
2n＋１（Ｍ、ｎは正の整数）倍への変換、即ち、
整数比ではない倍率への変換を割り算器等特殊演
算器を用いることなく加算器とセレクタによる簡
単な回路構成により行なうことができ、しかも入
力したデジタル量を変換画素の一部に用いる様に
したため原画情報に忠実な変倍処理が可能とな
る。
第１図は倍率比が４／３の場合の画素変換の説
明図、第２図は第１図の画素変換を行う為の回路
図、第３図は第２図の各部のタイミング図、第４
図は倍率比が８／７の場合の画素変換の説明図で
ある。 図において１，６はセレクタ、２，３，４，５
は４ビツト加算器を夫々示す。
明図、第２図は第１図の画素変換を行う為の回路
図、第３図は第２図の各部のタイミング図、第４
図は倍率比が８／７の場合の画素変換の説明図で
ある。 図において１，６はセレクタ、２，３，４，５
は４ビツト加算器を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 主走査若しくは副走査方向における原画素に
対する出力画素数を2M／2n＋１（Ｍ、ｎは正の整
数）倍に変換する画像処理装置であつて、 主走査若しくは副走査方向に連続する複数画素
のデジタル量を入力する入力手段と、 前記入力した複数画素のデジタル量を加算し、
その加算結果をビツトシフトし1/2倍のデジタル
量として出力する第１の加算器と 前記入力手段により入力したデジタル量と前記
第１の加算器からの出力を加算し、その加算結果
をビツトシフトし1/2倍のデジタル量として出力
する第２の加算器と、 前記入力手段により入力したデジタル量、前記
第１又は第２の加算器からのデジタル量を変換後
の画素位置に応じて選択する選択手段と、 前記選択手段により選択されたデジタル量を変
換後の画素のデジタル量として出力する出力手段
とを有することを特徴とする画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129245A JPS6020680A (ja) | 1983-07-15 | 1983-07-15 | 画像処理装置 |
| US06/586,189 US4658300A (en) | 1983-03-08 | 1984-03-05 | System and method for processing image signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129245A JPS6020680A (ja) | 1983-07-15 | 1983-07-15 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020680A JPS6020680A (ja) | 1985-02-01 |
| JPH0247911B2 true JPH0247911B2 (ja) | 1990-10-23 |
Family
ID=15004783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129245A Granted JPS6020680A (ja) | 1983-03-08 | 1983-07-15 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020680A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS623372A (ja) * | 1985-06-27 | 1987-01-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 画像変換装置 |
| JPS6218168A (ja) * | 1985-07-17 | 1987-01-27 | Hitachi Ltd | 画像入力装置 |
| US4933775A (en) * | 1988-03-31 | 1990-06-12 | Fuji Photo Film Co., Ltd. | Image enlarging or contracting method |
| JP2006230541A (ja) * | 2005-02-23 | 2006-09-07 | Win Tec:Kk | 紙幣識別装置および遊技媒体の貸し出し機 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776979A (en) * | 1980-10-30 | 1982-05-14 | Hitachi Ltd | Signal processing circuit for television receiver |
| JPS57162571A (en) * | 1981-03-30 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Picture signal processing system |
| JPS57161780A (en) * | 1981-03-30 | 1982-10-05 | Tokyo Shibaura Electric Co | Picture display unit |
-
1983
- 1983-07-15 JP JP58129245A patent/JPS6020680A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020680A (ja) | 1985-02-01 |
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