JPH0230213A - 遅延パルス発生回路 - Google Patents
遅延パルス発生回路Info
- Publication number
- JPH0230213A JPH0230213A JP63180960A JP18096088A JPH0230213A JP H0230213 A JPH0230213 A JP H0230213A JP 63180960 A JP63180960 A JP 63180960A JP 18096088 A JP18096088 A JP 18096088A JP H0230213 A JPH0230213 A JP H0230213A
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- JP
- Japan
- Prior art keywords
- signal
- clock
- delay
- circuit
- input
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
クロック断検出回路等に使用される遅延パルス発生回路
に関し、 入力クロック信号が断しても、常に遅延パルスを発生す
る回路を提供することを目的とし、３入力ナンドとイン
バータと遅延素子とを有し、３入力ナンドの出力端子と
インバータとの接続点より遅延素子を経て３入力ナンド
の入力端子に接続し、上記３入力ナンドの入力側に初期
値設定用信号Ａとクロック信号Ｂと上記遅延素子を経た
信号Ｃとを接続し、 クロック信号の立上がり断に対して、インバータを経て
断続した遅延パルスＸを出力するよう構成する。
に関し、 入力クロック信号が断しても、常に遅延パルスを発生す
る回路を提供することを目的とし、３入力ナンドとイン
バータと遅延素子とを有し、３入力ナンドの出力端子と
インバータとの接続点より遅延素子を経て３入力ナンド
の入力端子に接続し、上記３入力ナンドの入力側に初期
値設定用信号Ａとクロック信号Ｂと上記遅延素子を経た
信号Ｃとを接続し、 クロック信号の立上がり断に対して、インバータを経て
断続した遅延パルスＸを出力するよう構成する。
本発明は、クロック断検出回路等に使用される遅延パル
ス発生回路に関する。
ス発生回路に関する。
今日の電子機器において、論理回路を使用しないものは
情無に近い状況になっている。この論理回路を適用する
上で不可欠なものはクロック信号であり、製品の品質を
高める手段として、クロック断検出回路を付加すること
が一般的になっている。このクロック断検出回路には遅
延パルス発生回路が使用されている。
情無に近い状況になっている。この論理回路を適用する
上で不可欠なものはクロック信号であり、製品の品質を
高める手段として、クロック断検出回路を付加すること
が一般的になっている。このクロック断検出回路には遅
延パルス発生回路が使用されている。
従来のクロック断検出回路の回路構成図を第５図に示す
。図において、４は２分周器、５は遅延パルス発生回路
、６はインバータ、７と８はＪＫフリップフロップ回路
、９はＥＸ−ＯＲ回路を示す。上記回路において、Ｄは
入力クロック信号、Ｙはクロック断検出出力信号とする
と、入力クロック信号りは２分周器４により２倍の周期
のクロックパルスに変換され、ＪＫフリップフロップ回
路７のＪ端子に入力され、インバータ６で反転された信
号はＪＫフリップフロップ回路のに端子に入力される。
。図において、４は２分周器、５は遅延パルス発生回路
、６はインバータ、７と８はＪＫフリップフロップ回路
、９はＥＸ−ＯＲ回路を示す。上記回路において、Ｄは
入力クロック信号、Ｙはクロック断検出出力信号とする
と、入力クロック信号りは２分周器４により２倍の周期
のクロックパルスに変換され、ＪＫフリップフロップ回
路７のＪ端子に入力され、インバータ６で反転された信
号はＪＫフリップフロップ回路のに端子に入力される。
ＪＫフリップフロップ回路のＣＫ端子には遅延パルス発
生回路５により遅延されたクロック信号が入力され、こ
のクロック信号の立上がりに同期して出力信号が出力端
子Ｑ及びＱから出力され、次段のＪＫフリップフロップ
回路８に入力される。ＪＫフリップフロップ回路７のＱ
端子からの出力信号と、ＪＫフリップフロップ回路８の
Ｑ端子からの反転された出力信号とがＥＸ−ＯＲ回路９
に入力され、双方の出力信号を比較してクロック断出力
信号Ｙを送出する。
生回路５により遅延されたクロック信号が入力され、こ
のクロック信号の立上がりに同期して出力信号が出力端
子Ｑ及びＱから出力され、次段のＪＫフリップフロップ
回路８に入力される。ＪＫフリップフロップ回路７のＱ
端子からの出力信号と、ＪＫフリップフロップ回路８の
Ｑ端子からの反転された出力信号とがＥＸ−ＯＲ回路９
に入力され、双方の出力信号を比較してクロック断出力
信号Ｙを送出する。
第５図の従来例のタイミングチャートを第６図に示す。
図（ａ）はクロック断のない正常の場合を示し、図（ｂ
）はクロック信号の立上がり断のある場合を示す。図に
おいて、２分周器４の出力信号をＥとし、遅延パルス発
生回路５の出力信号をＦとし、ＪＫフリップフロップ回
路７のＱ端子からの出力信号をＧとし、ＪＫフリップフ
ロップ回路８のＱ端子からの出力信号をＨとする。
）はクロック信号の立上がり断のある場合を示す。図に
おいて、２分周器４の出力信号をＥとし、遅延パルス発
生回路５の出力信号をＦとし、ＪＫフリップフロップ回
路７のＱ端子からの出力信号をＧとし、ＪＫフリップフ
ロップ回路８のＱ端子からの出力信号をＨとする。
図（ａ）において、クロック断のない正常の場合は出力
信号ＧとＨとは、Ｈ″と′Ｌ”との組合わせになるため
ＥＸ−ＯＲ回路９からの出力信号Ｙは“Ｈ”の状態を維
持する。
信号ＧとＨとは、Ｈ″と′Ｌ”との組合わせになるため
ＥＸ−ＯＲ回路９からの出力信号Ｙは“Ｈ”の状態を維
持する。
次に図（ｂ） Ｉこおいて、クロック信号の立上がり断
のある場合は出力信号ＧとＨとは、Ｇが“Ｌ”でＨも“
Ｌ”のためＥＸ−ＯＲ回路９からの出力信号Ｙは“Ｌ”
になり、クロック断出力信号パルスが送出される。
のある場合は出力信号ＧとＨとは、Ｇが“Ｌ”でＨも“
Ｌ”のためＥＸ−ＯＲ回路９からの出力信号Ｙは“Ｌ”
になり、クロック断出力信号パルスが送出される。
従来クロック断検出回路に使用される遅延パルス発生回
路５は、遅延時間が小さいと入力のクロックが断すると
、遅延パルスもある一定時間後に断するため、クロック
断に対して遅延パルスが直ぐ断にならないよう遅延時間
を大きくしている。
路５は、遅延時間が小さいと入力のクロックが断すると
、遅延パルスもある一定時間後に断するため、クロック
断に対して遅延パルスが直ぐ断にならないよう遅延時間
を大きくしている。
タイミングチャートでは遅延パルス発生回路５の出力パ
ルスＦは入力クロックパルスＤに対して２周期分遅延し
ている。このために遅延素子をハード的に大きくすると
か、モノマルチバイブレータを多段にして、クロックサ
イクルを８段シフトした形態で使用される。これはハー
ド的な制御としては厄介なものであり、より簡便なハー
ド構成のものが望まれている。
ルスＦは入力クロックパルスＤに対して２周期分遅延し
ている。このために遅延素子をハード的に大きくすると
か、モノマルチバイブレータを多段にして、クロックサ
イクルを８段シフトした形態で使用される。これはハー
ド的な制御としては厄介なものであり、より簡便なハー
ド構成のものが望まれている。
なお第６図（ｃ）に遅延パルス発生回路５の遅延時間が
小さい場合における入力のクロック断が発生した場合の
タイミングチャートを示す。この場合はクロック断出力
信号Ｙが送出されないのでクロック断が発生したことが
判らない。
小さい場合における入力のクロック断が発生した場合の
タイミングチャートを示す。この場合はクロック断出力
信号Ｙが送出されないのでクロック断が発生したことが
判らない。
以上のように従来のクロック断検出回路に使用される遅
延パルス発生回路は、遅延時間が小さいとクロック断が
検出出来ず、遅延時間を大きくするとクロック断を検出
出来るが、遅延素子をハード的に大きくしなければなら
ない。
延パルス発生回路は、遅延時間が小さいとクロック断が
検出出来ず、遅延時間を大きくするとクロック断を検出
出来るが、遅延素子をハード的に大きくしなければなら
ない。
本発明では、遅延素子を簡便なハード構成で行い、入力
クロックが断しても遅延パルスとしては断しない遅延パ
ルス発生回路を提供することを目的とする。
クロックが断しても遅延パルスとしては断しない遅延パ
ルス発生回路を提供することを目的とする。
本発明の遅延パルス発生回路の原理構成図を第１図に示
す。図において、１は３人カナンド、２はインバータ、
３は遅延素子を示す。また、Ａは初期値設定用信号、Ｂ
はクロック信号、Ｘは遅延パルス、Ｃは遅延素子による
遅延信号を示す。
す。図において、１は３人カナンド、２はインバータ、
３は遅延素子を示す。また、Ａは初期値設定用信号、Ｂ
はクロック信号、Ｘは遅延パルス、Ｃは遅延素子による
遅延信号を示す。
３入力ナンド１は初期値設定用信号Ａとクロック信号Ｂ
と遅延信号Ｃとのナンドをとり、インバータ２を経て遅
延パルスＸを送出する。インバータ２は出力波形を整形
するためインバータ２個を直列に接続し、遅延素子３は
遅延時間の少ない例えばＬとＣの組合わせ回路のものを
使用する。本発明では、この筒便なハード構成の遅延パ
ルス発生回路をクロック断検出回路に適用する。
と遅延信号Ｃとのナンドをとり、インバータ２を経て遅
延パルスＸを送出する。インバータ２は出力波形を整形
するためインバータ２個を直列に接続し、遅延素子３は
遅延時間の少ない例えばＬとＣの組合わせ回路のものを
使用する。本発明では、この筒便なハード構成の遅延パ
ルス発生回路をクロック断検出回路に適用する。
本発明の遅延パルス発生回路の原理を説明するタイミン
グチャートを第２図に示す。図（ａ）はクロック信号が
正常の場合を示し、図（ｂ）はクロック信号の立上がり
で断の場合を示す。図において、Ａ、Ｂ、Ｃ，Ｘは第１
図で説明した信号の波形である。初期値設定信号Ａによ
りスタートしてクロック信号Ｂが送出され、遅延素子３
で遅延されたクロック信号Ｃが入力される。Ａ、Ｂ、Ｃ
信号が３入力ナンド１に入力されると、入力Ａ。
グチャートを第２図に示す。図（ａ）はクロック信号が
正常の場合を示し、図（ｂ）はクロック信号の立上がり
で断の場合を示す。図において、Ａ、Ｂ、Ｃ，Ｘは第１
図で説明した信号の波形である。初期値設定信号Ａによ
りスタートしてクロック信号Ｂが送出され、遅延素子３
で遅延されたクロック信号Ｃが入力される。Ａ、Ｂ、Ｃ
信号が３入力ナンド１に入力されると、入力Ａ。
Ｂ、Ｃと出力Ｘとの関係は次の通りになる。即ちＡＢＣ
Ｘ Ｈ”Ｈ″Ｍ ＨＩＩ → ”Ｌ″ “Ｈ″“Ｌ”Ｌ” → “Ｈ″ Ｈ” ”Ｌ” ”Ｈ″ → Ｈ” “Ｌ″″Ｌ″”Ｌ″ → “Ｈ” 従って、図（ａ）のクロック信号が正常の場合は、出力
信号ＸはＡ、Ｂ、Ｃが何れも“Ｈ”のとき“Ｌ”になり
、遅延素子３により出力信号Ｘの遅延信号Ｃが送出され
、Ａ、Ｂ、Ｃ信号により出力信号Ｘが“Ｈ”になる。こ
の繰返しにより出力パルスＸはクロックパルスＢの立上
がりに同期して“Ｌ”のパルス信号が送出される。
Ｘ Ｈ”Ｈ″Ｍ ＨＩＩ → ”Ｌ″ “Ｈ″“Ｌ”Ｌ” → “Ｈ″ Ｈ” ”Ｌ” ”Ｈ″ → Ｈ” “Ｌ″″Ｌ″”Ｌ″ → “Ｈ” 従って、図（ａ）のクロック信号が正常の場合は、出力
信号ＸはＡ、Ｂ、Ｃが何れも“Ｈ”のとき“Ｌ”になり
、遅延素子３により出力信号Ｘの遅延信号Ｃが送出され
、Ａ、Ｂ、Ｃ信号により出力信号Ｘが“Ｈ”になる。こ
の繰返しにより出力パルスＸはクロックパルスＢの立上
がりに同期して“Ｌ”のパルス信号が送出される。
次に図（ｂ）のクロック信号の立上がり断の場合は、Ａ
、 Ｂ信号が“Ｈ″であるが、出力信号Ｘと遅延信号Ｃ
とが交互に“Ｌ”と“Ｈ”とを繰返して、出力信号Ｘは
断続パルス信号として送出される。即ちクロック信号Ｂ
に立上がり断の個所があっても出力信号Ｘは断続パルス
を送出するのでクロック断検出回路には断続した遅延パ
ルスを送出することができる。したがってクロック信号
の立上がり断を検出することができる。
、 Ｂ信号が“Ｈ″であるが、出力信号Ｘと遅延信号Ｃ
とが交互に“Ｌ”と“Ｈ”とを繰返して、出力信号Ｘは
断続パルス信号として送出される。即ちクロック信号Ｂ
に立上がり断の個所があっても出力信号Ｘは断続パルス
を送出するのでクロック断検出回路には断続した遅延パ
ルスを送出することができる。したがってクロック信号
の立上がり断を検出することができる。
このときＸ信号の遅延素子によるＣ信号はクロック信号
Ｂの１パルス分以下であり、遅延素子の遅延定数も小さ
いものを使用することができる。
Ｂの１パルス分以下であり、遅延素子の遅延定数も小さ
いものを使用することができる。
本発明の遅延パルス発生回路を適用した実施例のクロッ
ク断検出回路図と、実施例のタイミングチャートを第３
図と第４図に示す。図において、第３図は遅延パルス発
生回路１０以外は従来例と同一番号を示し、遅延パルス
発生回路１０は第１図の原理構成図を使用する。
ク断検出回路図と、実施例のタイミングチャートを第３
図と第４図に示す。図において、第３図は遅延パルス発
生回路１０以外は従来例と同一番号を示し、遅延パルス
発生回路１０は第１図の原理構成図を使用する。
第４図のタイミングチャートにおいて、図（ａ）はクロ
ック信号が正常の場合、図（ｂ）はクロック信号が立上
がり断の場合を示し、信号Ｄ （Ｂ）はクロック信号、
Ｅは２分周器４の出力信号、Ｆ（Ｘ）は遅延パルス発生
回路１０からの遅延出力信号、ＧはＪＫフリップフロッ
プ回路７のＱ端子出力信号、ＨはＪＫフリップフロップ
回路８のＱ端子出力信号、ＹはＥＸ−ＯＲ回路９からの
クロ、７り断検出出力信号を示す。ＥＸオア回路９の入
力信号Ｇ、Ｈと出力信号Ｙとの関係は次の通りである。
ック信号が正常の場合、図（ｂ）はクロック信号が立上
がり断の場合を示し、信号Ｄ （Ｂ）はクロック信号、
Ｅは２分周器４の出力信号、Ｆ（Ｘ）は遅延パルス発生
回路１０からの遅延出力信号、ＧはＪＫフリップフロッ
プ回路７のＱ端子出力信号、ＨはＪＫフリップフロップ
回路８のＱ端子出力信号、ＹはＥＸ−ＯＲ回路９からの
クロ、７り断検出出力信号を示す。ＥＸオア回路９の入
力信号Ｇ、Ｈと出力信号Ｙとの関係は次の通りである。
Ｇ −−−−−・”Ｈ”Ｌ″ Ｈ″ ″Ｌ″Ｈ−−
−− ”Ｈ” ”Ｌ” ’ ”Ｌ” ”Ｈ
”Ｙ−−−−−” Ｌ ” ” Ｌ″ ”Ｈ″
”Ｈ″図（ａ）のクロック信号が正常の場合は、遅
延パルス発生回路の出力信号Ｆ （Ｘ）はクロック信号
Ｄ （Ｂ）より１パルス分以下の僅かな遅延であり、ク
ロック信号の立上がりに応じて断続する。ＥＸ−ＯＲ回
路９の入力信号ＧとＨとは“Ｈ”と“Ｌ”の組合わせの
ため出力信号Ｙは“Ｈ”を持続する。
−− ”Ｈ” ”Ｌ” ’ ”Ｌ” ”Ｈ
”Ｙ−−−−−” Ｌ ” ” Ｌ″ ”Ｈ″
”Ｈ″図（ａ）のクロック信号が正常の場合は、遅
延パルス発生回路の出力信号Ｆ （Ｘ）はクロック信号
Ｄ （Ｂ）より１パルス分以下の僅かな遅延であり、ク
ロック信号の立上がりに応じて断続する。ＥＸ−ＯＲ回
路９の入力信号ＧとＨとは“Ｈ”と“Ｌ”の組合わせの
ため出力信号Ｙは“Ｈ”を持続する。
図（ｂ）のクロック信号が立上がり断の場合は、クロッ
ク信号Ｄ （Ｂ）の立上がり断パルスに対して遅延パル
ス発生回路１０の出力信号Ｆ （Ｘ）は断続パルスを発
生し、ＥＸ−ＯＲ回路９の入力信号Ｇが“Ｌ”になり、
入力信号Ｈも“Ｌ”のため、出力信号Ｙは“Ｌ”になり
、クロック断検出信号を送出する。
ク信号Ｄ （Ｂ）の立上がり断パルスに対して遅延パル
ス発生回路１０の出力信号Ｆ （Ｘ）は断続パルスを発
生し、ＥＸ−ＯＲ回路９の入力信号Ｇが“Ｌ”になり、
入力信号Ｈも“Ｌ”のため、出力信号Ｙは“Ｌ”になり
、クロック断検出信号を送出する。
以上のように本発明の遅延パルス発注回路を使用すれば
、わずかな遅延時間のパルスによりクロック断を監視す
ることができ、遅延素子もハード的に小さいものを使用
して実現することが出来る。
、わずかな遅延時間のパルスによりクロック断を監視す
ることができ、遅延素子もハード的に小さいものを使用
して実現することが出来る。
第１図は本発明の遅延パルス発生回路の原理構成図、第
２図は原理を説明するタイミングチャート、第３図は本
発明の実施例のクロック断検出回路構成図、第４図は実
施例のタイミングチャート、第５図は従来例のクロック
断検出回構成図、第６図は従来例のタイミングチャート
を示す。 図において、ｌは３入力ナンド、２．６はインバータ、
３は遅延素子、４は２分周器、５．１０は遅延パルス発
生回路、７，８はＪＫフリップフロップ回路、９はＥＸ
−ＯＲ回路を示す。
２図は原理を説明するタイミングチャート、第３図は本
発明の実施例のクロック断検出回路構成図、第４図は実
施例のタイミングチャート、第５図は従来例のクロック
断検出回構成図、第６図は従来例のタイミングチャート
を示す。 図において、ｌは３入力ナンド、２．６はインバータ、
３は遅延素子、４は２分周器、５．１０は遅延パルス発
生回路、７，８はＪＫフリップフロップ回路、９はＥＸ
−ＯＲ回路を示す。
Claims (1)
- 【特許請求の範囲】 クロック断検出回路のフリップフロップ回路に遅延クロ
ック信号を送出する遅延パルス発生回路において、 ３入力ナンド（１）とインバータ（２）と遅延素子（３
）とを有し、３入力ナンド（１）の出力端子とインバー
タ（２）との接続点より遅延素子（３）を経て３入力ナ
ンド（１）の入力端子に接続し、上記３入力ナンド（１
）の入力側に初期値設定用信号Ａとクロック信号Ｂと上
記遅延素子を経た信号Ｃとを接続し、 クロック信号Ｂの立上がり断に対して、インバータ（２
）を経て断続した遅延パルスＸを出力することを特徴と
する遅延パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180960A JPH0230213A (ja) | 1988-07-20 | 1988-07-20 | 遅延パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180960A JPH0230213A (ja) | 1988-07-20 | 1988-07-20 | 遅延パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230213A true JPH0230213A (ja) | 1990-01-31 |
Family
ID=16092291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180960A Pending JPH0230213A (ja) | 1988-07-20 | 1988-07-20 | 遅延パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230213A (ja) |
-
1988
- 1988-07-20 JP JP63180960A patent/JPH0230213A/ja active Pending
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