JPH0230220A - シリアル／パラレル変換回路 - Google Patents
シリアル／パラレル変換回路Info
- Publication number
- JPH0230220A JPH0230220A JP18096388A JP18096388A JPH0230220A JP H0230220 A JPH0230220 A JP H0230220A JP 18096388 A JP18096388 A JP 18096388A JP 18096388 A JP18096388 A JP 18096388A JP H0230220 A JPH0230220 A JP H0230220A
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- Japan
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- digital data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
シリアルなディジタルデータをパラレルなディジタルデ
ータに変換するシリアル／パラレル変換回路に関し、 回路規模が小型化され低消費電力のシリアル／パラレル
変換回路を提供することを目的とし、シリアルなディジ
タルデータを順次書き込み記憶するシリアルデータ記憶
手段と、シリアルデータ記憶手段に対するデータ書き込
み／読み出し用アドレスをシリアルなディジタルデータ
の１ビットに対して変化させるアドレス発生手段と、シ
リアルデータ記憶手段から読み出した該シリアルなディ
ジタルデータを複数のラッチ手段に分割して保持するパ
ラレル変換手段とを備え構成する。
ータに変換するシリアル／パラレル変換回路に関し、 回路規模が小型化され低消費電力のシリアル／パラレル
変換回路を提供することを目的とし、シリアルなディジ
タルデータを順次書き込み記憶するシリアルデータ記憶
手段と、シリアルデータ記憶手段に対するデータ書き込
み／読み出し用アドレスをシリアルなディジタルデータ
の１ビットに対して変化させるアドレス発生手段と、シ
リアルデータ記憶手段から読み出した該シリアルなディ
ジタルデータを複数のラッチ手段に分割して保持するパ
ラレル変換手段とを備え構成する。
本発明は、シリアルなディジタルデータをパラレルなデ
ィジタルデータに変換するシリアル／パラレル変換回路
に関する。
ィジタルデータに変換するシリアル／パラレル変換回路
に関する。
例えば、ディジタルデータ通信装置にあって、遺り取り
されるディジタルデータをシリアルデータからパラレル
データへ、パラレルデータをシリアルデータに変換する
シリアル／パラレル変換回路（以下Ｓ／Ｐ変換回路と称
する）又はパラレル／シリアル変換回路（以下Ｐ／Ｓ変
換回路と称する）がディジタルデータ通信装置のインタ
フェース部分に必ず使用されている。
されるディジタルデータをシリアルデータからパラレル
データへ、パラレルデータをシリアルデータに変換する
シリアル／パラレル変換回路（以下Ｓ／Ｐ変換回路と称
する）又はパラレル／シリアル変換回路（以下Ｐ／Ｓ変
換回路と称する）がディジタルデータ通信装置のインタ
フェース部分に必ず使用されている。
かかる通信装置にあっては、その装置規模が小型でしか
も低消費電力のものが常に強く要望されている。
も低消費電力のものが常に強く要望されている。
第３図は従来例を説明するブロック図、第４図は従来例
におけるシフトレジスタ回路の構成例を説明する図、第
５図はシリアル／パラレル変換回路の使用例を説明する
図をそれぞれ示す。
におけるシフトレジスタ回路の構成例を説明する図、第
５図はシリアル／パラレル変換回路の使用例を説明する
図をそれぞれ示す。
第５図はＳ／Ｐ変換回路２２及びＰ／Ｓ変換回路１２を
ディジタルデータ通信装置の受信部２及び送信部１へ使
用した例を示す。
ディジタルデータ通信装置の受信部２及び送信部１へ使
用した例を示す。
尚、ディジタルデータ通信装置の受信部２はＳ／Ｐ変換
回路２２の他に、 伝送路（ａ）とのインタフェースをなすインタフェース
回路（以下ＩＮＦと称する）２１と、Ｓ／Ｐ変換回路２
２にてパラレルデータに変換したデータを出力するため
のインタフェースをなすｌＮＦ２３とを備えている。
回路２２の他に、 伝送路（ａ）とのインタフェースをなすインタフェース
回路（以下ＩＮＦと称する）２１と、Ｓ／Ｐ変換回路２
２にてパラレルデータに変換したデータを出力するため
のインタフェースをなすｌＮＦ２３とを備えている。
一方、送信部１はＰ／Ｓ変換回路１２の他に入力するパ
ラレルデータのインタフェースをなすＩＮＦＩＩと、 シリアルに変換したディジタルデータを伝送路（ａｌへ
送出するためのインタフェースをなすｌＮＦ１３とを具
備している。
ラレルデータのインタフェースをなすＩＮＦＩＩと、 シリアルに変換したディジタルデータを伝送路（ａｌへ
送出するためのインタフェースをなすｌＮＦ１３とを具
備している。
第３図は上述のＳ／Ｐ変換回路２２の構成状況を示し、
その構成は、 第４図に示すようにｎ個のレジスタ２２１ （１）〜２
２１（ｎ）を縦列に接続してシフトレジスタをなすシフ
トレジスタ回路２２１と、 シフトレジスタ回路２２１内各レジスタ２２Ｈ１）〜２
２１ （ｎ）の出力をそれぞれ対応して保持するラッチ
２２２ （１）〜２２２（ｎ）を有するランチ回路２２
２と、シフトレジスタ回路２２１及びラッチ回路２２２
で使用するシフトクロック■及びラフチクロック■を発
生するタイミングジェネレータ（以下ＴＩＭＩＮＧ Ｇ
ＩＥＮと称する）２２３とを具備して構成されている。
その構成は、 第４図に示すようにｎ個のレジスタ２２１ （１）〜２
２１（ｎ）を縦列に接続してシフトレジスタをなすシフ
トレジスタ回路２２１と、 シフトレジスタ回路２２１内各レジスタ２２Ｈ１）〜２
２１ （ｎ）の出力をそれぞれ対応して保持するラッチ
２２２ （１）〜２２２（ｎ）を有するランチ回路２２
２と、シフトレジスタ回路２２１及びラッチ回路２２２
で使用するシフトクロック■及びラフチクロック■を発
生するタイミングジェネレータ（以下ＴＩＭＩＮＧ Ｇ
ＩＥＮと称する）２２３とを具備して構成されている。
シフトレジスタ回路２２１内各レジスタ２２１（１）〜
２２１ （ｎ）はシフトレジスタを構成し、１つのレジ
スタ２２Ｈｉ）の容量を８ビットとする。
２２１ （ｎ）はシフトレジスタを構成し、１つのレジ
スタ２２Ｈｉ）の容量を８ビットとする。
即ち、８ビットのシリアルなディジタルデータがｌＮＦ
２１を介して入力するとシフトクロック■のタイミング
により８ビットのパラレルデータに変換され出力し、そ
の８ビットのパラレルデータはラッチクロック■のタイ
ミングで対応するラッチ２２２（ｉ）へ保持される。
２１を介して入力するとシフトクロック■のタイミング
により８ビットのパラレルデータに変換され出力し、そ
の８ビットのパラレルデータはラッチクロック■のタイ
ミングで対応するラッチ２２２（ｉ）へ保持される。
これを、１フレ一ム分のディジタルデータ単位に繰り返
し行うことにより、伝送路（ａｌを介して入力するシリ
アルデータを全てパラレルデータに変換することが可能
となる。
し行うことにより、伝送路（ａｌを介して入力するシリ
アルデータを全てパラレルデータに変換することが可能
となる。
従って、各レジスタ２２１ （１）〜２２１ （ｎ）及
びラッチ２２２ （１）〜２２２ （ｎ）の数は伝送す
るビット数に応じて設置されることになる。
びラッチ２２２ （１）〜２２２ （ｎ）の数は伝送す
るビット数に応じて設置されることになる。
上述の従来例のようにＳ／Ｐ変換回路２２として、複数
のレジスタからなるシフトレジスタ回路２２１を使用す
るのが今まで一般的であった。
のレジスタからなるシフトレジスタ回路２２１を使用す
るのが今まで一般的であった。
しかしこの場合、伝送ピント数が多くなるとそれに伴い
レジスタの数を多（することになるため、その分回路規
模が大きくなると共に消費電力も大となると言う問題点
があった。
レジスタの数を多（することになるため、その分回路規
模が大きくなると共に消費電力も大となると言う問題点
があった。
本発明は、回路規模が小型化され低消費電力のシリアル
／パラレル変換回路を提供することを目的とする。
／パラレル変換回路を提供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の２４０はシリ
アルなディジタルデータを順次書き込み記憶するシリア
ルデータ記憶手段であり、２５０はシリアルデータ記憶
手段２４０に対するデータ書き込み／読み出し゛用アド
レスをシリアルなディジタルデータの１ビットに対して
変化させるアドレス発生手段であり、 ２６０はシリアルデータ記憶手段２４０から読み出した
シリアルなディジタルデータを複数のラッチ手段に分割
して保持するパラレル変換手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
アルなディジタルデータを順次書き込み記憶するシリア
ルデータ記憶手段であり、２５０はシリアルデータ記憶
手段２４０に対するデータ書き込み／読み出し゛用アド
レスをシリアルなディジタルデータの１ビットに対して
変化させるアドレス発生手段であり、 ２６０はシリアルデータ記憶手段２４０から読み出した
シリアルなディジタルデータを複数のラッチ手段に分割
して保持するパラレル変換手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
シリアルなディジタルデータがシリアルデータ記憶手段
２４０に人力すると、アドレス発生手段２５０から出力
されるアドレス位置に順次書き込んで行く。
２４０に人力すると、アドレス発生手段２５０から出力
されるアドレス位置に順次書き込んで行く。
そして、シリアルデータ記憶手段２４０に記憶している
シリアルなディジタルデータを読み出す時は読み出しタ
イミングと一敗したタイミングでパラレル変換手段２６
０内の複数のラッチ手段に分割して保持し、それを出力
することによりシリアルデータ記憶手段２４０の容量に
応じたビット数のシリアルなディジタルデータまで回路
規模の増加が少ないパラレルなディジタルデータに変換
することが可能となる。
シリアルなディジタルデータを読み出す時は読み出しタ
イミングと一敗したタイミングでパラレル変換手段２６
０内の複数のラッチ手段に分割して保持し、それを出力
することによりシリアルデータ記憶手段２４０の容量に
応じたビット数のシリアルなディジタルデータまで回路
規模の増加が少ないパラレルなディジタルデータに変換
することが可能となる。
以下本発明の要旨を第２図に示す実施例により具体的に
説明する。
説明する。
第２図は本発明の詳細な説明するブロック図を示す。尚
、全図を通じて同一符号は同一対象物を示す。
、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の実施例は第１図で説明したシリア
ルデータ記憶手段２４０として、シリアルなディジタル
データの書き込み／読み出しが出来るメモリ （ＲＡＭ
）２４０ ａ。
ルデータ記憶手段２４０として、シリアルなディジタル
データの書き込み／読み出しが出来るメモリ （ＲＡＭ
）２４０ ａ。
アドレス発生手段２５０として、メモリ（ＲＡＭ）２４
０ａの書き込み／読み出しアドレスを発生すると共にメ
モリ （ＲＡＭ）２４０ ａに対する書き込みイネーブ
ル信号（以下ＷＥと称する）を出力するアドレスカウン
タ２５０ａ、 パラレル変換手段２６０として、アドレスカウンタ２５
０ａから出力されるアドレスをパラレルに変換するデコ
ーダ２６１と、デコーダ２６１の出力のタイミングでメ
モリ （ＲＡＭ）２４０ａから読み出されたシリアルな
ディジタルデータをラッチし、パラレルデータに変換す
る複数のラッチ回路２６２ （１）〜２６２ （ｎ）か
らなるパラレル変換部２６０ａとから構成した例である
。
０ａの書き込み／読み出しアドレスを発生すると共にメ
モリ （ＲＡＭ）２４０ ａに対する書き込みイネーブ
ル信号（以下ＷＥと称する）を出力するアドレスカウン
タ２５０ａ、 パラレル変換手段２６０として、アドレスカウンタ２５
０ａから出力されるアドレスをパラレルに変換するデコ
ーダ２６１と、デコーダ２６１の出力のタイミングでメ
モリ （ＲＡＭ）２４０ａから読み出されたシリアルな
ディジタルデータをラッチし、パラレルデータに変換す
る複数のラッチ回路２６２ （１）〜２６２ （ｎ）か
らなるパラレル変換部２６０ａとから構成した例である
。
尚、本実施例のＳ／Ｐ変換回路２２ａも第３図と同様に
第５図に示すディジタルデータ通信装置の受信部２に設
置されているものとし、その送信部１から伝送路（ａ）
を通じてシリアルなディジタルデータが伝送されて来る
。
第５図に示すディジタルデータ通信装置の受信部２に設
置されているものとし、その送信部１から伝送路（ａ）
を通じてシリアルなディジタルデータが伝送されて来る
。
このシリアルなディジタルデータはｌＮＦ２１を介して
メモリ（ＲＡＭ）２４０ ａに入力し、メモリ （ＲＡ
Ｍ）２４０ａはアドレスカウンタ２５０ａからのアドレ
スの位置へ、このシリアルなディジタルデータを順次書
き込んで行く。
メモリ（ＲＡＭ）２４０ ａに入力し、メモリ （ＲＡ
Ｍ）２４０ａはアドレスカウンタ２５０ａからのアドレ
スの位置へ、このシリアルなディジタルデータを順次書
き込んで行く。
丁ＮＦ２１とメモリ （ＲＡＭ）２４０ａの間にはゲー
ト回路２７が設けられており、このゲート回路２７は３
ステートバツフア２７１とドライバ２７２からなってい
る。
ト回路２７が設けられており、このゲート回路２７は３
ステートバツフア２７１とドライバ２７２からなってい
る。
３ステートバツフア２７１はアドレスカウンタ２５０ａ
からメモリ （ＲＡＭ）２４０ ａに対して出力される
ライトイネーブル信号によりゲートを開き、シリアルな
ディジタルデータをメモリ （ＲＡＭ）２４０ａの入出
力端子へ送出する。
からメモリ （ＲＡＭ）２４０ ａに対して出力される
ライトイネーブル信号によりゲートを開き、シリアルな
ディジタルデータをメモリ （ＲＡＭ）２４０ａの入出
力端子へ送出する。
メモ’）（ＲＡＭ）２４０ ａへのシリアルなディジタ
ルデータの書き込みが終了するタイミングでライトイネ
ーブル信号はオフとなり、次にアドレスカウンタ２５０
ａから出力されるアドレスを読み出しアドレスとして、
メモリ （ＲＡＭ）２４０ａへ書き込んだデータを読み
出しドライバ２７２を介してラッチ回路２６２（１）〜
２６２ （ｎ）へ送出される。
ルデータの書き込みが終了するタイミングでライトイネ
ーブル信号はオフとなり、次にアドレスカウンタ２５０
ａから出力されるアドレスを読み出しアドレスとして、
メモリ （ＲＡＭ）２４０ａへ書き込んだデータを読み
出しドライバ２７２を介してラッチ回路２６２（１）〜
２６２ （ｎ）へ送出される。
一方、読み出しアドレスはデコーダ２６１にて変換され
た若番のラッチ回路２６２（１）〜２６２ （ｎ）から
順番にランチ信号を出力し、そのタイミングでドライバ
２７２を介して入力する読み出しデータを対応するラッ
チ回路２６２（１）〜２６２ （ｎ）へ順次ラッチして
行き、保持して行く。
た若番のラッチ回路２６２（１）〜２６２ （ｎ）から
順番にランチ信号を出力し、そのタイミングでドライバ
２７２を介して入力する読み出しデータを対応するラッ
チ回路２６２（１）〜２６２ （ｎ）へ順次ラッチして
行き、保持して行く。
そして、ラッチ回路２６２ （１）〜２６２ （ｎ）へ
保持したデータをパラレルデータとして同時にｌＮＦ２
３を介してＯＵＴ＃１〜ＯＵＴ＃ｎへ出力する。
保持したデータをパラレルデータとして同時にｌＮＦ２
３を介してＯＵＴ＃１〜ＯＵＴ＃ｎへ出力する。
このようにシリアルデータをパラレルデータに変換する
方式はパラレルデータからシリアルデータに変換するＰ
／Ｓ変換回路１１へも応用が可能となる。
方式はパラレルデータからシリアルデータに変換するＰ
／Ｓ変換回路１１へも応用が可能となる。
即ち、メモリ （ＲＡＭ）２４０ ａの複数の領域に記
憶されているデータを同時に読み出し、これを対応する
ラッチ回路へ保持し、ラッチ回路を順次アクセスするこ
とによりシリアルなデータに変換することが可能となる
。
憶されているデータを同時に読み出し、これを対応する
ラッチ回路へ保持し、ラッチ回路を順次アクセスするこ
とによりシリアルなデータに変換することが可能となる
。
いずれの場合においても、メモリ （ＲＡＭ）２４０ａ
の容量により回路規模が左右され、伝送ビット数が多く
なってもそれがメモリ （ＲＡＭ）２４０ａの容量以内
であれば、回路規模の増加を削減することが可能となる
。
の容量により回路規模が左右され、伝送ビット数が多く
なってもそれがメモリ （ＲＡＭ）２４０ａの容量以内
であれば、回路規模の増加を削減することが可能となる
。
以上のような本発明によれば、ビット数の増加に伴い回
路規模を大きくする必要がなく、より小型のシリアル／
パラレル変換回路を提供することが出来る。
路規模を大きくする必要がなく、より小型のシリアル／
パラレル変換回路を提供することが出来る。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、第４図は従来例におけるシフトレ
ジスタ回路の構成例を説明する図、 第５図はシリアル／パラレル変換回路の使用例を説明す
る図、 をそれぞれ示す。 図において、 １は送信部、 ２は受信部、１１．１３．
２１．２３はＩＮＦ、 １２はＰ／Ｓ変換回路、２２
、２２０．２２０ａはＳ／Ｐ変換回路、２７はゲート回
路、 ２２１はシフトレジスタ回路、 ２２１ （１）〜２２１ （ｎ）はレジスタ、２２２、
２６２ （１）〜２６２ （ｎ）はランチ回路、２２２
（１） 〜２２２（ｎ）はラッチ、２２３はＴＩＭＩＮ
Ｇ ＧＥＮ。 ２４０はシリアルデータ記憶手段、 ２４０ａはメモリ （ＲＡＭ）、 ２５０はアドレス発生手段、 ２５０ａはアドレスカウンタ、 ２６０はパラレル変換手段、２６０ａはパラレル変換部
、２６１はデコーダ、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 水完萌の実施イ列を腕部するフ゛°口・ツク図弔 ２
図 従来例を説９月する７０・ノ／７［Ｚｌ従来例における
シストレジスタ回路の構成例を説明する図第４図
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、第４図は従来例におけるシフトレ
ジスタ回路の構成例を説明する図、 第５図はシリアル／パラレル変換回路の使用例を説明す
る図、 をそれぞれ示す。 図において、 １は送信部、 ２は受信部、１１．１３．
２１．２３はＩＮＦ、 １２はＰ／Ｓ変換回路、２２
、２２０．２２０ａはＳ／Ｐ変換回路、２７はゲート回
路、 ２２１はシフトレジスタ回路、 ２２１ （１）〜２２１ （ｎ）はレジスタ、２２２、
２６２ （１）〜２６２ （ｎ）はランチ回路、２２２
（１） 〜２２２（ｎ）はラッチ、２２３はＴＩＭＩＮ
Ｇ ＧＥＮ。 ２４０はシリアルデータ記憶手段、 ２４０ａはメモリ （ＲＡＭ）、 ２５０はアドレス発生手段、 ２５０ａはアドレスカウンタ、 ２６０はパラレル変換手段、２６０ａはパラレル変換部
、２６１はデコーダ、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 水完萌の実施イ列を腕部するフ゛°口・ツク図弔 ２
図 従来例を説９月する７０・ノ／７［Ｚｌ従来例における
シストレジスタ回路の構成例を説明する図第４図
Claims (1)
- 【特許請求の範囲】 シリアルなディジタルデータをパラレルに変換する回路
であって、 シリアルなディジタルデータを順次書き込み記憶するシ
リアルデータ記憶手段（２４０）と、前記シリアルデー
タ記憶手段（２４０）に対するデータ書き込み／読み出
し用アドレスを前記シリアルなディジタルデータの１ビ
ットに対して変化させるアドレス発生手段（２５０）と
、 前記シリアルデータ記憶手段（２４０）から読み出した
該シリアルなディジタルデータを複数のラッチ手段に分
割して保持するパラレル変換手段（２６０）とを備えた
ことを特徴とするシリアル／パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18096388A JPH0230220A (ja) | 1988-07-20 | 1988-07-20 | シリアル／パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18096388A JPH0230220A (ja) | 1988-07-20 | 1988-07-20 | シリアル／パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230220A true JPH0230220A (ja) | 1990-01-31 |
Family
ID=16092344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18096388A Pending JPH0230220A (ja) | 1988-07-20 | 1988-07-20 | シリアル／パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172628A (ja) * | 2005-12-22 | 2007-07-05 | Thomson Licensing | 制御システムの出力値を更新する数値制御の制御システムにおけるシリアルデータ転送 |
-
1988
- 1988-07-20 JP JP18096388A patent/JPH0230220A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172628A (ja) * | 2005-12-22 | 2007-07-05 | Thomson Licensing | 制御システムの出力値を更新する数値制御の制御システムにおけるシリアルデータ転送 |
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