JPH04360425A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04360425A JPH04360425A JP3136440A JP13644091A JPH04360425A JP H04360425 A JPH04360425 A JP H04360425A JP 3136440 A JP3136440 A JP 3136440A JP 13644091 A JP13644091 A JP 13644091A JP H04360425 A JPH04360425 A JP H04360425A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- bits
- parallel
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特にシリアル入力データを任意のビットのパラレルデー
タに変換したり、逆に任意のビットのパラレル入力デー
タをシリアルデータに変換することが可能な半導体記憶
装置に関する。
特にシリアル入力データを任意のビットのパラレルデー
タに変換したり、逆に任意のビットのパラレル入力デー
タをシリアルデータに変換することが可能な半導体記憶
装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置は、同数
ビットのパラレル入力／パラレル出力あるいはシリアル
入力／シリアル出力が一般的であった。これは従来の装
置においては、パラレルデータを記憶装置の構成ビット
単位で分割して入力し、内部で記憶して任意にそのビッ
ト単位で出力するようにしていたためである。このため
ＣＰＵ等のシステムバス上にある記憶装置は、パラレル
の入出力形式のもので対応可能であった。
ビットのパラレル入力／パラレル出力あるいはシリアル
入力／シリアル出力が一般的であった。これは従来の装
置においては、パラレルデータを記憶装置の構成ビット
単位で分割して入力し、内部で記憶して任意にそのビッ
ト単位で出力するようにしていたためである。このため
ＣＰＵ等のシステムバス上にある記憶装置は、パラレル
の入出力形式のもので対応可能であった。
【０００３】
【発明が解決しようとする課題】しかしデータ通信等で
は、データはパラレルデータとしてよりもシリアルデー
タとして取り扱われる場合が多い。ここでシリアルデー
タとは、任意のビット単位のデータを基準クロックによ
り順次時系列的に送り出し、一連のデータとしたもので
ある。
は、データはパラレルデータとしてよりもシリアルデー
タとして取り扱われる場合が多い。ここでシリアルデー
タとは、任意のビット単位のデータを基準クロックによ
り順次時系列的に送り出し、一連のデータとしたもので
ある。
【０００４】このようにして構成されたシリアルデータ
を従来の記憶装置に入力する場合には、何らかのシリア
ル／パラレル変換が必要となる。この場合、シリアルデ
ータをそのまま記憶装置に記憶させ出力すると、処理速
度が遅くなるため記憶装置からのデータ出力後に改めて
シリアル／パラレル変換が必要となる。このため、従来
の記憶装置を使用するためには、外部インターフェイス
回路が必ず必要となっていた。
を従来の記憶装置に入力する場合には、何らかのシリア
ル／パラレル変換が必要となる。この場合、シリアルデ
ータをそのまま記憶装置に記憶させ出力すると、処理速
度が遅くなるため記憶装置からのデータ出力後に改めて
シリアル／パラレル変換が必要となる。このため、従来
の記憶装置を使用するためには、外部インターフェイス
回路が必ず必要となっていた。
【０００５】本発明は上述した問題点を解消するために
なされたもので、シリアル入力データを任意のビット数
のパラレル出力データに変換でき、あるいは任意のビッ
ト数のパラレル入力データをシリアル出力データに変換
できる半導体記憶装置を提供することを目的とする。
なされたもので、シリアル入力データを任意のビット数
のパラレル出力データに変換でき、あるいは任意のビッ
ト数のパラレル入力データをシリアル出力データに変換
できる半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、Ｎビットのシリアルデータを格納する第１のバッフ
ァと、Ｎ枚のメモリプレーンと、Ｎビットのパラレルデ
ータを格納する第２のバッファとを有し、第１のクロッ
クタイミングにより、前記第１のバッファに取り込んだ
Ｎビットのシリアルデータを前記Ｎ枚のメモリプレーン
の各々に書込み、第２のクロックタイミングにより、前
記Ｎ枚のメモリプレーンの各々に書込まれたＮビットの
データを前記第２のバッファに読出すようにしたもので
ある。
は、Ｎビットのシリアルデータを格納する第１のバッフ
ァと、Ｎ枚のメモリプレーンと、Ｎビットのパラレルデ
ータを格納する第２のバッファとを有し、第１のクロッ
クタイミングにより、前記第１のバッファに取り込んだ
Ｎビットのシリアルデータを前記Ｎ枚のメモリプレーン
の各々に書込み、第２のクロックタイミングにより、前
記Ｎ枚のメモリプレーンの各々に書込まれたＮビットの
データを前記第２のバッファに読出すようにしたもので
ある。
【０００７】また、本発明の半導体記憶装置は、Ｎビッ
トのシリアルデータを格納する第１のバッファと、Ｎ枚
のメモリプレーンと、Ｎビットのパラレルデータを格納
する第２のバッファとを有し、第１のクロックタイミン
グにより、前記第２のバッファに取り込んだＮビットの
パラレルデータを前記Ｎ枚のメモリセルアレイの各々に
書込み、第２のクロックタイミングにより、前記Ｎ枚の
メモリプレーンの各々に書込まれたＮビットのデータを
前記第１のバッファに読出すようにしたものである。
トのシリアルデータを格納する第１のバッファと、Ｎ枚
のメモリプレーンと、Ｎビットのパラレルデータを格納
する第２のバッファとを有し、第１のクロックタイミン
グにより、前記第２のバッファに取り込んだＮビットの
パラレルデータを前記Ｎ枚のメモリセルアレイの各々に
書込み、第２のクロックタイミングにより、前記Ｎ枚の
メモリプレーンの各々に書込まれたＮビットのデータを
前記第１のバッファに読出すようにしたものである。
【０００８】
【作用】本発明では入力されるデータは、メモリセルア
レイの各々に任意のビット単位で記憶される。そして書
込みおよび読出しのクロックタイミングは、非同期に設
定することができる。このため任意のビット単位でシリ
アル／パラレル変換およびパラレル／シリアル変換が実
現できる。
レイの各々に任意のビット単位で記憶される。そして書
込みおよび読出しのクロックタイミングは、非同期に設
定することができる。このため任意のビット単位でシリ
アル／パラレル変換およびパラレル／シリアル変換が実
現できる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１０】図１は本発明の一実施例に係る半導体記憶
装置の概略構成を示した構成図である。また図２は印加
される各種信号のタイミングチャートを示したものであ
る。
装置の概略構成を示した構成図である。また図２は印加
される各種信号のタイミングチャートを示したものであ
る。
【００１１】図１に示す実施例ではＮビット単位で入力
されるシリアルデータをＮ枚のメモリプレーン７−１〜
７−Ｎからなるメモリセルアレイ７にそれぞれ１ビット
ずつ記憶させ、出力するときには一度にＮビットのパラ
レルデータとして読出すようにしている。
されるシリアルデータをＮ枚のメモリプレーン７−１〜
７−Ｎからなるメモリセルアレイ７にそれぞれ１ビット
ずつ記憶させ、出力するときには一度にＮビットのパラ
レルデータとして読出すようにしている。
【００１２】入力データＤＩＮは入力バッファ４を介し
て、Ｎビットのシフトレジスタ５に順次書込まれていく
。入力バッファ４の書込みタイミングはシリアル入力ク
ロックによって駆動される入力デコーダ１により制御さ
れている。Ｎビットシフトレジスタ５の蓄積データは、
入力ラッチ６を介して、メモリセルアレイ７のＮ枚のメ
モリプレーンに各々１ビットずつ書込まれる。
て、Ｎビットのシフトレジスタ５に順次書込まれていく
。入力バッファ４の書込みタイミングはシリアル入力ク
ロックによって駆動される入力デコーダ１により制御さ
れている。Ｎビットシフトレジスタ５の蓄積データは、
入力ラッチ６を介して、メモリセルアレイ７のＮ枚のメ
モリプレーンに各々１ビットずつ書込まれる。
【００１３】読出しに当たっては出力バッファ１が設け
られており、メモリセルアレイ７の対応する番地からパ
ラレル出力クロックによって駆動される出力デコーダ２
からの制御信号により制御されて読出しが行われる。
られており、メモリセルアレイ７の対応する番地からパ
ラレル出力クロックによって駆動される出力デコーダ２
からの制御信号により制御されて読出しが行われる。
【００１４】入力デコーダ１と出力デコーダ２とは制御
回路３によりタイミング制御されており、この制御回路
３にはシリアル入力イネーブル信号とパラレル出力イネ
ーブル信号とが印加されている。
回路３によりタイミング制御されており、この制御回路
３にはシリアル入力イネーブル信号とパラレル出力イネ
ーブル信号とが印加されている。
【００１５】次に、図１に示す装置の詳細動作について
図２のタイミングチャートを参照しながら説明する。
図２のタイミングチャートを参照しながら説明する。
【００１６】まず、シリアル入力クロックにより駆動さ
れる入力デコーダ１からのタイミング信号により、Ｎビ
ット単位で入力データＤＩＮが入力バッファ４を介して
、Ｎビットシフトレジスタ５に順次取り込まれていく。 次に、シリアル入力イネーブル信号が制御回路３を介し
て入力デコーダ１に印加されることにより、Ｎビットシ
フトレジスタ５に格納されている入力データは、Ｎビッ
ト単位で入力ラッチ６に取り込まれ、同時にメモリセル
アレイ７のＮ枚のメモリプレーンにそれぞれ１ビットず
つ書込まれる。このようなメモリセルアレイ７への書込
み動作は、シリアル入力データをＮビット区切りとして
、順次繰り返される。
れる入力デコーダ１からのタイミング信号により、Ｎビ
ット単位で入力データＤＩＮが入力バッファ４を介して
、Ｎビットシフトレジスタ５に順次取り込まれていく。 次に、シリアル入力イネーブル信号が制御回路３を介し
て入力デコーダ１に印加されることにより、Ｎビットシ
フトレジスタ５に格納されている入力データは、Ｎビッ
ト単位で入力ラッチ６に取り込まれ、同時にメモリセル
アレイ７のＮ枚のメモリプレーンにそれぞれ１ビットず
つ書込まれる。このようなメモリセルアレイ７への書込
み動作は、シリアル入力データをＮビット区切りとして
、順次繰り返される。
【００１７】一方、読出し動作は、出力デコーダ２に印
加されるパラレル出力クロックと制御回路３に入力され
るパラレル出力イネーブル信号とにより制御され、メモ
リセルアレイ７のＮ枚のメモリプレーンからそれぞれ１
ビットずつ計Ｎビットのデータが一度にＮビット構成の
出力バッファ８に読出され、Ｎビットのパラレルデータ
ＤＯＵＴ１からＤＯＵＴＮとして出力される。
加されるパラレル出力クロックと制御回路３に入力され
るパラレル出力イネーブル信号とにより制御され、メモ
リセルアレイ７のＮ枚のメモリプレーンからそれぞれ１
ビットずつ計Ｎビットのデータが一度にＮビット構成の
出力バッファ８に読出され、Ｎビットのパラレルデータ
ＤＯＵＴ１からＤＯＵＴＮとして出力される。
【００１８】なおデータの書込みおよび読出しのための
シリアル入力クロックと、パラレル出力クロックとは、
それぞれ非同期で動作するように設定することができる
。
シリアル入力クロックと、パラレル出力クロックとは、
それぞれ非同期で動作するように設定することができる
。
【００１９】図１および図２で示した実施例ではシリア
ルデータ入力をパラレルデータ入力に変換するものであ
ったが、入力と出力との動作タイミングを逆にすること
により、パラレルデータ入力をシリアルデータ入力に変
換することも可能である。
ルデータ入力をパラレルデータ入力に変換するものであ
ったが、入力と出力との動作タイミングを逆にすること
により、パラレルデータ入力をシリアルデータ入力に変
換することも可能である。
【００２０】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明では記憶装置の内部でシリアル／パラレル
変換あるいは、パラレル／シリアル変換を行うようにし
たため、外部インターフェイス回路を必要とせず、内部
システムバスにあった任意のパラレルビットで処理が可
能となる。従ってシステム内の処理速度を向上させると
ともに外部周辺回路を簡略化することのできる半導体記
憶装置が実現できる。
うに、本発明では記憶装置の内部でシリアル／パラレル
変換あるいは、パラレル／シリアル変換を行うようにし
たため、外部インターフェイス回路を必要とせず、内部
システムバスにあった任意のパラレルビットで処理が可
能となる。従ってシステム内の処理速度を向上させると
ともに外部周辺回路を簡略化することのできる半導体記
憶装置が実現できる。
【図１】本発明の一実施例に係る半導体記憶装置の概略
構成を示す構成図。
構成を示す構成図。
【図２】図１の装置に印加される各種の信号のタイミン
グを示すタイミングチャート。
グを示すタイミングチャート。
１ 入力デコーダ
２ 出力デコーダ
３ 制御回路
４ 入力バッファ
５ Ｎビットシフトレジスタ
６ 入力ラッチ
７ メモリセルアレイ
８ 出力バッファ
Claims (2)
- 【請求項１】Ｎ（Ｎは正の整数）ビットのシリアルデー
タを格納する第１のバッファと、Ｎ枚のメモリプレーン
と、Ｎビットのパラレルデータを格納する第２のバッフ
ァとを有し、第１のクロックタイミングにより、前記第
１のバッファに取り込んだＮビットのシリアルデータを
前記Ｎ枚のメモリプレーンの各々に書込み、第２のクロ
ックタイミングにより、前記Ｎ枚のメモリプレーンの各
々に書込まれたＮビットのデータを前記第２のバッファ
に読出すことを特徴とする半導体記憶装置。 - 【請求項２】Ｎ（Ｎは正の整数）ビットのシリアルデー
タを格納する第１のバッファと、Ｎ枚のメモリプレーン
と、Ｎビットのパラレルデータを格納する第２のバッフ
ァとを有し、第１のクロックタイミングにより、前記第
２のバッファに取り込んだＮビットのパラレルデータを
前記Ｎ枚のメモリプレーンの各々に書き込み、第２のク
ロックタイミングにより、前記Ｎ枚のメモリプレーンの
各々に書込まれたＮビットのデータを前記第１のバッフ
ァに読出すことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136440A JPH04360425A (ja) | 1991-06-07 | 1991-06-07 | 半導体記憶装置 |
| KR1019920009758A KR930001217A (ko) | 1991-06-07 | 1992-06-05 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136440A JPH04360425A (ja) | 1991-06-07 | 1991-06-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360425A true JPH04360425A (ja) | 1992-12-14 |
Family
ID=15175173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136440A Pending JPH04360425A (ja) | 1991-06-07 | 1991-06-07 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04360425A (ja) |
| KR (1) | KR930001217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542705A (ja) * | 1999-04-15 | 2002-12-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | パラレル／シリアル変換する回路装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265591B1 (ko) * | 1997-05-19 | 2000-11-01 | 김영환 | 클럭입력버퍼를분리시킨반도체메모리장치 |
| KR20020011268A (ko) * | 2000-08-01 | 2002-02-08 | 이태환 | 활성화균, 메탄세균을 이용한 다층구조 수처리정화방법 및활성화균 배양방법 |
-
1991
- 1991-06-07 JP JP3136440A patent/JPH04360425A/ja active Pending
-
1992
- 1992-06-05 KR KR1019920009758A patent/KR930001217A/ko not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002542705A (ja) * | 1999-04-15 | 2002-12-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | パラレル／シリアル変換する回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930001217A (ko) | 1993-01-16 |
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