JPH0230249A - ビットストリーム処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明はビットストリームに関する処理装置に関する。

一方から他方のプロセラコサへ転送されるビットストリ
ームは通常フィルタリッグされ（即ち、解析されてそれ
が意味するところが決められ）、このフィルタリッグの
結果に基づくある方法により処理される。例えば、コン
ピューターネットワーク（例えば、Ｔａｎｅｎｂａｕｍ
、　Ａ、　Ｓ、　、　ＣｏｍｐｕｔｅｒＮｅｔｗｏｒｋ
ｓ（Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ、　ｌｎｃ、１９８１
）、Ｐｐ、１Ｏ−２８（以下Ｔａｎｅｎｂａｕｍとする
））において、入力ビットストリームのフィルタリッグ
は成るノードに位置するネットワークプロセッサのより
低い層において生じる。入力ビットがそのノードと関係
のある場合（例えば、ビットの１フレームのアドレスフ
ィールド内にそのノードと関連する宛先アドレスを有す
る場合）は、そのビットが記憶され、後でより上方の層
によって使用される。

ＭＯＳ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ　ａｎｄ　Ｐ
ｅｒｏｐｈｅｒａｌｓ　１９８５０ａｔａ　　Ｂｏｏｋ
　　（Ａｄｖａｎｃｅｄ　　Ｍｉｃｒｏ　　ロｅｖｉｃ
ｅｓ、　　　Ｉｎｃ、。

５ｕｎｎｙｖａｌｅ、　Ｃａ１ｉｆｏｒｎｉａ　１９８
５）　ｐｐ、２−５０から２−８６（ＬＡＮＣＥ明細書
、これは本願において参照される。）に記述されるイー
ザーネットＢｔｈｅｒｎｅｔ　（ＬＡＮＣＢ）用のロー
カルエリアネットワークにおいて、４８ビツトのイーザ
ーネットアドレスはピット毎の比較によって比較され、
適合するアドレスを有さないフレームは揄てられる。ア
ドレスがそのアドレスフィールドの最後のビットまで通
して完全に一致する時、そのフレームはより上方の層の
アクセスのためのデータバッフＴ内に置かれる。より上
方の層はどのアドレスが一致したかは知らず、単にアド
レスが一致したことのみを知っている。従って、より上
方の層に関連するソフトウェアは全ての比較プロセスを
繰り返す必要がある。

発明の要約 一面において、本発明は、−船釣にいって、ビットスｌ
−ＩＪ−ムの最初の所定のビット（例えば、あるフレー
ムの１フイールド）を比較するハードウェア比較器、所
定のビットの状態に基づくインデックスを発生するイン
デックス発生器、及びこのインデックスをアクセスし前
記ストリームのビットの１郡、（例えば、１フレーム）
を前記インデックに基づく複数の異なる方法の一つで処
理する処理装置を使用するビットストリームの処理を特
徴とする。従って、本発明のプロセッサは、ｌ部のビッ
トがどのようにして比較されるかを決めるために所定の
ビットの全セットを比較する必要はなく、単にインデッ
クスをアクセスするだけである。このアクセスされるイ
ンデックスはその情報を含んでいる。本発明における比
較はハードウェア比較器に与えられる比較値テーブルと
の比較を含み、複数の異なるテーブルの一つがテーブル
選択制御信号に応答して与えられ、ビットストリームの
フィルタリッグにおいて大きな柔軟性をもたらす。

好ましい実施例において、比較される所定のビットは例
えば、予定された受信器を示す宛先アドレスフィールド
、プロトコールフィールド、或いはデータ比較アルゴリ
ズムを識別するフィールドである。プロセッサの管理に
関連する特別なメツセージを識別する所定のビットを同
様にして比較することもできる。ビットストリームの部
分を受信して記憶するデータバッファおよびこのデータ
バッファ内に記憶されたデータに関連する記述エントリ
ーを記憶するための各データバッファに関連する記述子
記憶装置を設けることができる。プロセッサによってア
クセスするためのデータバッファに関連する記述子記憶
装置内にインデックスを記憶することができる。前記比
較器は、フィールド選択制御信号に応答してビットスト
リームの異なるフィールドと比較できるようにプログラ
ム可能とすることができる。フィールド選択制御信号は
スタート信号および比較に使用されるピットフィールド
の長さを示す長さ信号を含むことができる。本発明のプ
ロセッサはフィールド選択制御信号を制御することがで
きる。テーブルは、フィールドの最初の比較の結果とし
て生成された値に応じて選択することができる。チップ
制御状態マシン、メモリ状態マシンおよびテーブルメモ
リを使用して、ホストコンピュータを直接改良すること
なしに、比較をうまく制御することができる。

このテーブルメモリ内には、比較値テーブル、比較され
る所定のビットを識別するエントリ、一郡のビットが捨
てられるべきか否かを指示し且つ比較完了の際にインタ
ラプトが行われるべきか否かを指示するエントリ、さら
に比較が行われるべきかを指示するエントリ、インデッ
クスがビットストリーム中の所定のビットを置き換える
べきか否かを指示するエントリ、オよび一部のビットが
送られる場所（例えば、別のネットワーク或いはデータ
バッファにに対するボート）を指示するエントリが記憶
されている。本発明は、異なるネットワークに対する少
なくとも一つのボートを有するブリッジに採用すること
ができる。このボートはインデックスにより識別される
。本発明の処理装置は成るネットワークプロトコール内
のビットフィールドを他のネットワークプロトコール用
に翻訳することができる。リングバッファーは、インデ
ックスが発生されている間ビットストリームを一次的に
記憶するのに使用することができる。

別の側面において、本発明は、−船釣に言って、ソース
データビットの所定のビットを比較するハードウェア比
較器と、所定のビットの状態に基づくインデックスを発
生するインデックス発生器と、インデックスをアクセス
して複数の異なる方法の内の一つにより１ストリームの
ビットとしてソースデータビットを転送する前に、その
ソースデータビットを変更するプロセッサとを用いてソ
ースデータビットを処理することを特徴する。

好ましい実施例においては、インデックスは転送される
べき１フレーム内に置かれるべき転送データを識別でき
る。転送データは、スタート位置信号および長さ信号に
よって記述されるフィールドのフレーム内に置かれる。

インデックスはまたデータ圧縮アルゴリズムを識別する
ことが出来てもよい。

本発明の別の利点および特徴は好ましい実施例の以下記
載および特許請求の範囲から明らかになるであろう。好
ましい実施例の特定の詳細な記述は本発明の権利範囲を
制限するために構成されているのではない。

構造および作動 第１図には、ローカルエリアネットワークのノード１０
用のネットワークアーキテクチャアが示されている。こ
れは、Ｌａｕｃｋ、＾、Ｇ１９等の「八　０１ｇ１ｔａ
ｌ　　Ｎｅｔｗｏｒｋ　　＾ｒｃｈｉｔｅｃｔｕｒｅ　
　ロｖｅｒｖｉｅｗ　　ＪＤｉｇｉｔａｌ　Ｔｅｃｈｎ
ｉｃａｌ　Ｊｏｕｒｎａｌ、　３号、９月；　　１９８
６゜ｐｐ、　１０−２４に記述されており、本願におい
て参照される。ノード１０は物理的リンクモジュール１
２、データリンクモジュール１４、ルーチンモジュール
１６、終了通信モジュール１８、セツション制御モジュ
ール２０、ネットワーク応用モジュール２２、ネットワ
ーク管理モジュール２４、およびユーザーモジュール２
６を含んでいる。　Ｔａｎｅｎｂａｕｍに記述されるよ
うに、ネットワークは一連の層として編成されていおり
、各層はその前の層上に構築されており、あるサービス
をより上方の層に要求しかつ要求されたサービスを実際
にどのようにして実行するかの詳細はそれらの層には伝
達されない。隣接する眉間での通信に加えて、隣接しな
い層間にも制御ラインが存在する。

第２図を参照する。ビットストリームフィルタリッグ回
路２８　（集積回路）が物理的リンクモジュール１２内
に存在する。この物理的リンクモジュールはＬＡＮＣε
の特ｗＩ（前記ＬＡＮＣε明細書に記載される）を有し
ており、且つイーザーネットシリアル転送ラインを介し
て別のノードに接続されるシリアルインターフェースア
ダプター　（ＳＩＡ）３１を有している。ビットストリ
ームフィルタリッグ回路２８は、ＳＩＡからの入力ピッ
トス）　ＩＪ−ムをフィルタ即ち解析して、ビットスト
リームがノードにおいてどのようにして処理されるべき
かを指示するインデックスを発生する。ビットストリー
ムフィルタリッグ回路２８はランダムアクセスメモリ３
０（ＲＡＭ）にアクセスする。このＲＡＭ３０はより上
方の層によってもアクセスされ、ホストコンピュータ３
２によって制御される。

ホストコンピュータ３２は物理的リンクモジュール１２
より上のより上方の層を作動させる。物理的リンクモジ
ュール１２およびＲＡＭ３０は従ってより上方の層によ
りアクセスされ且つ制御される得る。ＬＡＮＣε明細書
に記述されるように、ＲＡＮ３Ｑは複数の転送および受
信データバッファ（各バッファは受信された或いは転送
されるｌフレーム或いは１フレームの一郡を記憶するの
に使用される）用記憶位置４５、および各データバッフ
ァ４５に対するポインタを有し各バッファ４５に記憶さ
れるデータを特徴づける関連記述子エン）　ＩＪ用記述
子記憶装置４７を与えるのに使用される。しへＮＣＢ記
述子エントリは拡張されて、制御エン）！１６０　（第
４図に記述せれる）を含む。

このエントリは本発明に従ってピットフィルタリッグに
関連する。各記述子エントリは潜在的に関連する複数の
制御エントリ６０を有することができる。

第３図を参照する。ビットストリームフィルタリッグ回
路２８は通し書き込みリングバッファ３４を含んでおり
、シリアル入力３６を介してピットｌストリームを受信
する。リングバッファ選択回路はチップ制御状態マシン
３８によって制御されて、そのビットストリームのルー
チンを３つのリングバッファ３４の一つに対して制御す
る。

この３つのバッファー３４は、イーザーネットフレーム
（１５３６８ビツト　バイト）をホールドするのに十分
な長さの３つのシフトレジスタとして本質的に機能する
。リングバッファ３４の出力はシリアル送信器４０に（
シリアルビットストリームを分離ネットワークに転送す
るために）および／またはシリアルパラレル変換器４４
に接続されている。リングバッファ３４から受は取られ
たデータは、バッファデコードおよび制御ライン４２を
介してのＲＡＭ３０への転送のために変換器４４によっ
てパラレルの形態で与えられる。

比較器５２はチップ制御状態マシン３８によって制御さ
れる。リングバッファ３４を介して伝達するピットはリ
ングバッファ入力および出力間の位置から発送され、比
較器５２を通してリングバッファ３４に戻り、このバッ
ファを通しての伝達が続けられる。ハードウェア比較器
５２は所定のピット（即ちフィールド）をテーブルキャ
シュメモリ５８内のテーブルエントリ６２内にロードさ
れた比較値と比較し、この比較結果をチップ制御状態マ
シン３８に示す。チップ制御状態マシン３８はインデッ
クス発生器機能を含んでおり、比較結果に基づいて１６
ビツトインデツクスを発生する。このインデックスは、
入力フレームに割り当てられたデータバッファ４５に対
する記述子エントリー４７に関連する制御エントリ６０
の結果フィールド（第４図）内のテーブルキャシュメモ
リ５８内に記憶される。テーブルキャシュメモリ５８は
キャシュ状態マシン５４によって制御される。テーブル
キャシュメモリ５８およびキャシュ状態マシン５４は従
って比較入力手段を構成しており、比較値のテーブルを
比較器５２に与える。

作動において、シリアル入力ライン３６上のフレーム（
例えば、ローカルエリアネットワーク上の別のノードか
らのフレーム）を受信する前に、制御エントリ６０が、
ＲＡＭ３０からテーブルキャシュメモリ５８へと、バッ
ファデコードおよび制御ライン４２を介して読み込まれ
る。制御エントリ　（第４図）は「スタートビット」　
（比較に使用されるべきフィールドのスタート位置を識
別すル）、「長さ」　（比較ささるフィールドの長さを
示す）、２ビツト「比較Ｊ　（フィタリングが完了した
後にチップ動作を制御する、例えば、誤りアドレス比較
における放棄、終了した際のホストコンピュータのイン
タラプト）、「テーブルポインタ」（デープルキャシュ
メモリ５８への記憶および比較に使用される比較値テー
ブルを識別する）、および「結果」　（１６ビツトイン
デツクスを受信するための記憶位置）を含む。ＲＡＭ３
０に記憶される記述子エントリ４７（制御エントリ６０
を含む）はより上方の層によって決められる。フレーム
を受信する前に、３つまでの比較値テーブルがテーブル
キャシュメモリ５８に記憶され、ハードウェア比較器５
２によって使用される。テーブルポインタはＲＡＭ３０
内に記憶されたテーブルをフェッチし、それを制御エン
トリ６０に関連するテーブルキャシュメモリ５８内のテ
ーブルエン）　Ｕ　−６２として記憶するのに使用され
る。テーブルポインタエントリは従って比較値テーブル
を選択するのに使用されるテーブル選択制御信号を発生
するのに使用される。テーブルエントリ６２（第４図）
は第３図に１から１４の番号が付けられた比較器５２に
よって使用されるべき１４個の比較値（例えば、イーザ
ーネットアドレスを示す場合４８ビツト）、及び以下に
詳細に議論される特別の比較器によって使用される別の
比較値を含む。各比較値は「イネーブル」ビット（その
値が使用されるか否かを示し、例えば、テーブル内の１
４の比較値よりも少なくできる。）、および初期比較の
結果に依存する別の比較に使用される別の制御エントリ
を示す４ビツト「リンクポインタ」に関連する。２つ迄
のポインターエントリが、初めにフェッチされテーブル
キャシュメモリー５８に記憶されるべき２つの別の制御
エントリ６０を識別するのに使用することができる。「
出力選択」は比較結果に依存するフレームの発送場所を
示す。

「フィールド置き換え」は発生されたインデックスがビ
ットストリーム内の比較されたフィールドを置き換える
べきか否かを指示する。第１のテーブルエントリ６２が
、別の制御エントリ６０を識別する一つ以上ののテーブ
ルポインタを含む場合は、それらポインタはフェッチさ
れ、第２図内に記述されるキャシュ論理内に示されるテ
ーブルキャシュメモリー５８に記憶される。

ノード１０はイーザーネットフレーム及びＩ　ＥＥＥ基
準８０２．３（８０２，３フレーム）に合うフレームの
両方を受信することかできる。フレーム入力ライン３６
を介して受信され、フレームは、チップ制御状態マシン
３８によって決められた３つのリングバッファ３４の一
つに移行する。

第６図に記述されるチップ制御論理に示される様に、チ
ップ制御状態マシン３８はスタートビットおよび制御エ
ントリ６０の長さを、ハードウェア比較器５２によって
比較されるフィールドのビットのスタートおよびストッ
プを識別するために使用する。ハードウェア比較器５２
は次に比較器５２を介してリングバッファ３４から発送
されたビットとして識別されたフィルド置のビットを比
較する。制御エントリ６０内に記憶されるスタートビッ
ト右よび長さビットは従ってフィールド選択制御信号を
発生して、比較されるビットのフィールドを決める。こ
のビットはテーブルキャシュメモリ５８内のテーブルエ
ントリ６２の比較値のビットと比較される。１６ビツト
インデツクスはチップ制御状態マシン３８によって発生
される。

例えば、比較されるフィールドが４８ビツト宛先イーザ
ーネツトアドレスの場合、デープルは値としてノード１
０に関連する１４個の１４ビツト物理アドレスを含む場
合がある。インデックスはキャシュ状態マシン５４内の
チップ制御状態マシン３８によって与えられる。このキ
ャシュ状態マシンは次にそのインデックスをテーブルキ
ャシュメモリ５８内の対応する制御エントリ６０内の結
果フィールド内に置く。

フレームがＲＡＭ３０内のデータバッファ４５内に一時
的に記憶され、そのノードの上層によって使用されるべ
きと仮定すると、そのフレームはリングバッファ３４を
離れる際に、シリアルパラレル変換器４４およびバッフ
ァデコードおよび制御ライン４２を介してＲＡＭ３０内
の対応するデータバッファ４５へ送られる。テーブルキ
ャシュメモリ５８内の制御エントリの結果（インデック
ス）は、関連する記述子エントリ４７内のＲＡＭ３０内
に同様にして設置される。関連する記述子エントリは対
応するデータバッファ４５を指し示す。状態マシン３８
．５４の同期およびクロッキングは同期ライン５７によ
って示される様に、入力ビットストリームによって与え
られる。

宛先アドレスがテーブルの１４のアドレスの何れとも一
致しない場合は、フレームは制御エントリ６０内の制御
フィールドの状態によって決められて扱われる。具体的
には、そのフレームは捨てさることができる。比較の終
わりに、制御エントリ６０の制御フィールドがインタラ
プトを指示する場合は、インタラプトはチップ制御状態
マシン５４によって発生され、ホスト３０に与えられる
。

テーブルエントリ６２のフィールド置換エントリが真で
あり、且つ、一致がある場合、インデックスはフレーム
内で比較されたフィールドを置き換えるのに使用される
。

特別の比較器５２（０と示される）は、フレームの長さ
を指示しく８０２．３フレームの場合）、又プロトコー
ルを識別する（イーザーネットフレームの場合）のに使
用され、フレームがイーザーネットフレームか８０２．
３フレームであるかが決められる。値が８０２．３フレ
ームの最大の長さと等しいがそれ以下である場合、フレ
ームが８０２．３フレームであると識別され、違う場合
は、そのフレームはイーザーネットフレームであると仮
定される。約束によって、番号を識別する全てのイーザ
ーネットブロトコールは８０２．３フレームの最大長さ
よりも長い。特別の比較器の結果は、別のフィールド比
較において使用されるべきテーブルキャシュメモリ５８
内の第２テーブル或いは第３テーブルを選択するのに使
用される。

初期インデックス或いは特別の比較器出力は従って、テ
ーブルキャシュメモリ５８に記憶される第２あるいは第
３のテーブルを使用する異なるフィールドの比較を更に
行うべきかを指示することができる。第２あるいは第３
のテーブルはリンクポインタによって識別され予めロー
ドされたものである。ホスト３２は従って、インタラプ
トされる必要がなく、異なるフレームはホストによる介
入無くして初期の比較の結果に基づく異なる手法によっ
て比較することができる。初期の比較が完了した直後で
あり、フレームがリングバッファ３４を介してデータバ
ッファ４５内に通される前に、初期の比較の結果（即ち
インデックス）が記憶される。この時、関連するテーブ
ルエントリ６２および制御エントリ６０はもはや必要と
されずテーブルキャシュメモリ５８から削除すことがで
きる。次の比較は既に記憶されている２つの別のテーブ
ルおよび制御エントリの一つを使用する。

テーブルキャシュメモリ５８内のフリーアップスペース
は、第５図のキャシコ論理に従って、別のテーブルエン
トリ６２および制御エントリ６０によって満たすことが
できる。ロードされるべき別の制御エントリ６０および
テーブルエントリ６２は、現在使用されているテーブル
エントリ６２におけるイネーブルされたリンクポインタ
によって識別される。別の比較の結果が同様にしてＲＡ
Ｍ３０内の記述子エントリ４７内に記憶され、別の比較
を識別するのに使用される。更に比較を行う必要がある
場合は、フレームをリングバッファ出力からリングバッ
ファ入力にフィードバックすることができる。

第１図に示されるノードのより上方の層はＲＡＭ３０内
に記憶されるデータをアクセスすることかでき、記述子
エントリ４７中のインデックスを採用して処理を助けて
スピードアップする。上方の層は従ってインデックスを
アクセスしてそのインデックスに基づいて複数の異なる
方法の内の少なくとも一つの方法でフレーム内のビット
を処理するプロセッサとして機能する。例えば、そのイ
ンデックスが宛先アドレスを識別する場合、宛先アドレ
スのフィールドの４８ビツトソフトウエア比較を行う必
要がない。このインデックスは、デ−タバッファに記憶
されたデータを処理する際のより上層の一つによって使
用される。また、インデックスはデータ比較アルゴリズ
ムを識別し、より上方の層は、識別されたアルゴリズム
に従って、データを拡張する場合がある。このインデッ
クスは、フレームがブリッジとして機能するシリアルト
ランスミッタ４０を介して別のネットワークに転送され
るべきことを指示する。この場合、より早いフレームが
より遅い速度で送信器４０によってシリアル転送される
間３つのリングバッファ３４の使用が後のフレームを記
憶することを可能にする。シリアル送信器４０はピット
が通過した時にフィールドを翻訳することができる。比
較器５２は特別のメツセージを識別することができ、ネ
ットワークの管理に関連し処理されるべきフレームには
関連しないインデックスを発生する。

別の実施例 本発明の別の実施例が請求の範囲に含まれる。

例えば、比較値は別の手段から発生することができる。

インデックスは別の方法でピットを処理するのに使用す
ることができる。比較器出力をインデックスとすること
ができる。この場合、比較器はインデックス発生器とし
て機能する。

また、ハードウェア比較器は、より上方の層からのソー
スデータビットをそれを転送する前に処理することがで
きる。比較器はソースデータビットの所定のピットを比
較して、プロセッサによって使用されるインデックスを
発生し、ソースデータビットを、それをデータビットの
１ストリームとして転送する前に、改良する。例えば、
インデックスは転送されるべきフレーム内に設置される
べき転送データを識別すくことができる。この転送デー
タはスタート位置および長さ信号によって指示されたフ
ィールドの１フレーム内に設置される。インデックスは
データ比較アルゴリズムを識別するようにすることがで
きる。

【図面の簡単な説明】

第１図は、本発明に従うビットストリームフィルタリッ
グを採用するローカルエリアネットワークのノードのブ
ロック図、 第２図は、あるノードにおけるビットストリーム回路お
よび関連する構成要素を示すブロック図、第３図は、ビ
ットストリームフィルタリッグ回路を示すブロック図、 第４図は、本発明に従うビットストリームフィルタリッ
グに使用される制御エントリおよびテーブルエントリの
図、 第５図は、第３図の回路のキャシュ状態マシンのキャシ
ュ論理の流れ図、 第６図は、第３図の回路のチップ制御状態マシンのチッ
プ制御論理の流れ図。 １０・・・・・・ノード、 １２・・・・・・物理的リンクモジュール１４・・・・
・・データリンクモジコール、１６・・・・・・ルーチ
ンモジュール、１８・・・・・・終了通信モジュール、
２０・・・・・・セツション制御モジュール、２２・・
・・・・ネットワーク応用モジュール、２４・・・・・
・ネットワーク管理モジュール、２６・・・・・・ユー
ザーモジュール、８・・・・・・ビットストリームフィ
ルタ、１・・・・・・シリアルインターフェースアダプ
タ、２・・・・・・ホストコンピュータ、 ４・・・・・・リングバッファ、 ６・・・・・・シリアル入力、 ８・・・・・・チップ制御状態マシン、０・・・・・・
シリアル送信器、 ２・・・・・・バッファデコード及び制御ライン、４・
・・・・・シリアルパラレル変換器、５・・・・・・デ
ータバッファ記憶位置、７・・・・・・記述子記憶装置
、 ２・・・・・・比較器、 ８・・・・・・テーブルキャシュメモリ、０・・・・・
・制御エントリ、 ２・・・・・・テーブルメモリ。 ネットワーク層 キャッシュ論理流れ図 永続的に実行・　　　　　　　　　　　　　　　　　　
　ＦＩＧ・５特定の制御エントリをフェッチ 対応するテーブルエントリをキャッシュへフェッチバッ
ファーが利用可能でないか、テーブルエントリ内にもは
やイネーブルされたエントリがない間： 待て 終了 最初にフェッチされたテーブルエントリをカレントとし
て印す永続的に実行： 待て 次のエントリをカレントとして印す 最も最近使用されたバッファ利用可能と印す終了 チップ制御論理流れ図 スタート ヶ。、アヶ／＜　ｙ　７７゜　　　　　　　　　ＦｉＧ
、　６別の制御エントリが処理される間： 制御エントリ内のスタートビットフィールドに従ってス
タートビットをセラ制御エントリ内の長さフィールドに
従ってストップビットをセット比較開始 キャッシュ状態マシンを介して結果（インデックス）を
記憶又は フィールドを置き換える 又は パケットを捨てる テーブルエントリ内の出力選択から出力を選択もし特定
化されているなら、ホストコンピュータインタラプトを
発生次の制御エントリを選択 終了

Claims (1)

1. 【特許請求の範囲】 （１）ビットストリームの第１の所定のビットを比較す
   るハードウェア比較器、 比較値テーブルを、前記ストリームの前記所定のビット
   と比較するために、前記ハードウェア比較器に与え、テ
   ーブル選択制御信号に応答して複数の異なるテーブル内
   の１つを与えるようプログラムできる比較入力手段、 前記比較器と通信して前記所定のビットの 状態に基づいてインデックスを発生するインデックス発
   生器、 前記インデックスをアクセスし、前記インデックスに基
   づいて複数の異なる方法の内の少なくとも一つにより前
   記ビットの一郡を処理するプロセッサから成るビットの
   １ストリームを処理する装置。 （２）前記ビットストリームの部分を受信および記憶す
   るために接続されたデータバッファを更に有し、前記プ
   ロセッサが前記データバッファをアクセスする用に接続
   されていることを特徴とする請求項１記載の装置。 （３）各データバッファと関連して前記データバッファ
   内に記憶されるデータに関連する記述子エントリを記憶
   する記述子記憶装置を更に有することを特徴とする請求
   項２記載の装置。 （４）前記記述子記憶装置が前記インデックスを受信し
   且つ記憶するように接続されていることを特徴とする請
   求項３記載の装置。 （５）前記比較器は、フィールド選択制御信号に応答し
   て前記ビットストリームの異なる前記ビットストリーム
   の前記所定のビットを比較するようプログラム可能であ
   ることを特徴とする請求項１記載の装置。 （６）前記フィールド選択制御信号は、前記比較のため
   に使用されるべき前記フィールドのスタートビットを指
   示するスタート位置信号からなることを特徴とする請求
   項５記載の装置。 （７）前記前記プロセッサが前記フィールド制御信号を
   与えるための手段を有していることを特徴とする請求項
   ５記載の装置。 （８）前記比較入力手段は、前記ビットのストリームの
   所定のビットの初期比較の結果として発生される値に応
   答して異なる前記テーブルを与えるようプログラム可能
   であることを特徴とする請求項１記載の装置。 （９）前記比較入力手段が、比較値テーブルが記憶され
   るテーブルメモリを含むことを特徴とする請求項１記載
   の装置。 （１０）前記テーブルメモリが、前記テーブルメモリ内
   に記憶されるべき比較値のテーブルを含むテーブルエン
   トリを識別する制御エントリを記憶することを特徴とす
   る請求項９記載の装置。 （１１）比較されるべき前記所定のビットを識別するエ
   ントリが前記テーブルメモリに記憶されることを特徴と
   する請求項９記載の装置。 （１２）前記一郡のビットが前記比較の結果に基づいて
   捨てられるべきか否かを指示するエントリが前記テーブ
   ルメモリに記憶されていることを特徴とする請求項９記
   載の装置。 （１３）インタラプトが前記比較の結果に基づいて発生
   されるべきか否かを指示するエントリが前記テーブルメ
   モリに記憶されていることを特徴とする請求項９記載の
   装置。 （１４）比較値の別のテーブルを識別するエントリが前
   記テーブルメモリ内に記憶されていることを特徴とする
   請求項９記載の装置。 （１５）インデックスが前記ビットストリーム中の前記
   所定のビットを置き換えるかべきか否かを指示するエン
   トリが前記テーブルメモリ内に記憶されていることを特
   徴とする請求項９記載の装置。 （１６）一郡のビットが発送さるべき場所を識別するエ
   ントリが前記テーブルエントリ内に記憶されていること
   を特徴とする請求項９記載の装置。 （１７）前記制御エントリが比較されるべき前記所定の
   ビットを識別することを特徴とする請求項１０記載の装
   置。 （１８）前記エントリが前記テーブルメモリ内に記憶さ
   るべき別の制御エントリを識別し、前記別の制御エント
   リは前記テーブルエントリメモリに記憶されるべき比較
   値を含む別のテーブルエントリを識別することを特徴と
   する請求項１０記載の装置。 （１９）前記比較入力手段が、前記メモリ内の比較値を
   含むテーブルエントリをローディングし、前記テーブル
   メモリ内の前記比較値を前記比較器に与えるメモリ状態
   マシンから構成される請求項９記載の装置。 （２０）前記比較値入力手段が、前記テーブルメモリ内
   の前記エントリをローデングし、前記テーブルメモリ内
   の比較値を前記比較器に与え、比較が行われたのち前記
   エントリを消去して前記テーブルメモリ内の別のエント
   リをローディングするメモリ状態マシンから構成される
   ことを特徴とする請求項１０、１７または１８記載の装
   置。 （２１）前記インデックス発生器が前記インデックスを
   発生し前記比較器の制御操作を制御するチップ状態マシ
   ンを含むことを特徴とする請求項１９記載の装置。 （２２）前記所定のビットが、前記一郡のビットの意図
   された受信部の宛先アドレスを含み、前記プロセッサが
   前記インデックスに応答して前記一郡のビットを前記意
   図された受信部に送信するための手段からなることを特
   徴とする請求項１記載の装置。 （２３）前記所定のビットがプロトコールを識別し、前
   記プロセッサが前記インデックスに応答して前記プロト
   コールに従って一郡のビットを処理する手段を含むこと
   を特徴とする請求項１記載の装置。 （２４）前記所定のビットがデータ比較アルゴリズムを
   識別し、前記プロセッサが前記インデックスに応答して
   前記アルゴリズムに従って一郡のビットを拡張する手段
   を含むことを特徴とする請求項１記載の装置。 （２５）前記ハードウェア比較器が、前記プロセッサの
   管理に関係する特別のメッセージを示す前記ストリーム
   の第２の所定のビットを比較し、前記プロセッサが前記
   特別のメッセージに応答してそれに働きかける手段を有
   していることを特徴とする請求項１記載の装置。 （２６）前記プロセッサが、異なるネットワークに対し
   て少なくとも一つのポートを有するブリッジを含み、前
   記インデックスが前記ポートを識別すること特徴とする
   請求項１記載の装置。 （２７）前記プロセッサがあるネットワークプロトコー
   ル内の前記一郡のフィールドを別のネットワークプロト
   コール内に移すことを特徴とする請求項２６記載の装置
   。 （２８）前記インデックスが発生されている際に前記ビ
   ットストリームのビットを一次的に記憶するためのリン
   グバッファを更に含むことをことを特徴とする請求項１
   記載の装置。 （２９）前記所定のビットを比較が終了した際にインタ
   ラプト信号を前記処理手段に与える手段を更に含むこと
   を特徴とする請求項１記載の装置。 （３０）ローカルエリアネットワークのノードを更に含
   むことを特徴とする請求項１記載の装置。 （３１）前記ビットストリームがイーザーネットフレー
   ムからなることを特徴とする請求項１記載の装置。 （３２）前記ビットの１ストリームが、イーザーネット
   フレームおよびＩＥＥＥ８０２．３フレームからなり、
   前記インデックスが前記１部のビットがイーザーネット
   フレームかＩＥＥＥ ８０２．３フレームであるかを識別することを特徴とす
   る請求項１記載の装置。 （３３）ソースデータビットの所定のビットを比較する
   ハードウェア比較器、 前記所定のビットの状態に基づいてインデックスを発生
   するインデックス発生器、 前記インデックスをアクセスし、前記ソースデータビッ
   トを転送されるべきビットの１ストリームに変換する前
   に、複数の異なる方法の一つで前記ソースデータビット
   を変形するプロセッサからなる転送のためにソースデー
   タビットを処理する装置。 （３４）前記インデックスが、転送されるべき一フレー
   ム内に設置されるべき転送データを識別することを特徴
   とする請求項３３記載の装置。 （３５）前記転送データが、スタート位置信号およびフ
   ィールド選択アパーチャ信号によって記述されるフィー
   ルドの前記フレーム内に設置されることを特徴とする請
   求項３４記載の装置。 （３６）ビットの１ストリームの第１の所定のビットを
   比較するハードウェア比較器、 比較値テーブルを、前記ストリームの前記所定のビット
   と比較するための前記ハードウェアに与え、テーブル選
   択制御信号に応答して複数の異なるテーブルの内の一つ
   を与えるようプログラムできる比較入力手段、 前記所定のビットの状態に基づいて、前記ビットの一郡
   が処理されるべき複数の異なる方法の内の一つを指示す
   るインデックスを発生するインデックス発生器からなる
   ビットの１フレームをフィルタリッグするための回路。 （３７）前記比較器は、フィールド選択制御信号に応答
   して前記ビットストリームの異なる前記所定のビットを
   比較するようプログラムできることを特徴とする請求項
   ３６記載の回路。 （３８）前記比較器入力手段が、前記比較値を含むテー
   ブルエントリが記憶されるテーブルメモリを含むことを
   特徴とする請求項３６記載の回路。 （３９）前記テーブルメモリ内に記憶されるべき比較値
   のテーブル値を含むテーブルエントリを識別する制御エ
   ントリも、前記テーブルメモリが記憶することを特徴と
   する請求項３８記載の回路。 （４０）前記比較入力手段が、前記テーブルメモリ内の
   前記エントリをローディングし、前記テーブルメモリ内
   の比較値を前記比較器に与えるためのメモリ状態マシン
   を含むことを特徴とする請求項３８記載の回路。 （４１）前記比較入力手段が、前記テーブルメモリ内の
   前記エントリをローディングし、前記テーブルメモリ内
   の比較値を前記比較値に与え、比較が行われた後前記エ
   ントリを消去して前記テーブルメモリ内の別のエントリ
   をローディングするメモリ状態マシンを更に含むことを
   特徴とする請求項３８又は３９記載の回路。 （４２）テーブル選択制御信号に依存して与えられる比
   較値テーブルを、ビットの１ストリームの所定のビット
   と比較するためにハードウェア比較器に与え、 ハードウェア比較器を使用する前記ストリームの第１の
   所定のビットを比較し、 前記所定のビットの状態に基づいてインデックスを発生
   し、 前記インデックスをアクセスして前記インデンクスに基
   づいて複数の異なる方法の少なくとも一つの方法により
   前記ビットの一郡を処理することからなるビットストリ
   ームの処理方法。