JPH0779345B2 - ビットストリーム処理装置 - Google Patents
ビットストリーム処理装置Info
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- JPH0779345B2 JPH0779345B2 JP1132521A JP13252189A JPH0779345B2 JP H0779345 B2 JPH0779345 B2 JP H0779345B2 JP 1132521 A JP1132521 A JP 1132521A JP 13252189 A JP13252189 A JP 13252189A JP H0779345 B2 JPH0779345 B2 JP H0779345B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/02—Indexing scheme relating to groups G06F7/02 - G06F7/026
- G06F2207/025—String search, i.e. pattern matching, e.g. find identical word or best match in a string
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明はビットストリームに関する処理装置に関する。
一方から他方のプロセッサへ転送されるビットストリー
ムは通常フィルタリングされ（即ち、解析されてそれが
意味するところが決められ）、このフィルタリングの結
果に基づくある方法により処理される。例えば、コンピ
ューターネットワーク（例えば、Tanenbaum,A.S.,Compu
ter Networks（Prentice−Hall,Inc.1981）,pp.10−28
（以下Tanenbaumとする））において、入力ビットスト
リームのフィルタリングは或るノードに位置するネット
ワークプロセッサのより低い層において生じる。入力ビ
ットがそのノードと関係のある場合（例えば、ビットの
１フレームのアドレスフィールド内にそのノードと関連
する宛先アドレスを有する場合）は、そのビットが記憶
され、後でより上方の層によって使用される。
ムは通常フィルタリングされ（即ち、解析されてそれが
意味するところが決められ）、このフィルタリングの結
果に基づくある方法により処理される。例えば、コンピ
ューターネットワーク（例えば、Tanenbaum,A.S.,Compu
ter Networks（Prentice−Hall,Inc.1981）,pp.10−28
（以下Tanenbaumとする））において、入力ビットスト
リームのフィルタリングは或るノードに位置するネット
ワークプロセッサのより低い層において生じる。入力ビ
ットがそのノードと関係のある場合（例えば、ビットの
１フレームのアドレスフィールド内にそのノードと関連
する宛先アドレスを有する場合）は、そのビットが記憶
され、後でより上方の層によって使用される。
MOS Microprocessors and Peropherals 1985 Data Book
（Advanced Micro Devices,Inc.,Sunnyvale,California
1985）pp.2−50から２−86（LANCE明細書、これは本願
において参照される。）に記述されるイーサネットEthe
rnet（LANCE）用のローカルエリアネットワークにおい
て、48ビットのイーサネットアドレスはビット毎の比較
によって比較され、適合するアドレスを有さないフレー
ムは捨てられる。アドレスがそのアドレスフィールドの
最後のビットまで通して完全に一致する時、そのフレー
ムはより上方の層のアクセスのためのデータバッファ内
に置かれる。より上方の層はどのアドレスが一致したか
は知らず、単にアドレスが一致したことのみを知ってい
る。従って、より上方の層に関連するソフトウエアは全
ての比較プロセスを繰り返す必要がある。
（Advanced Micro Devices,Inc.,Sunnyvale,California
1985）pp.2−50から２−86（LANCE明細書、これは本願
において参照される。）に記述されるイーサネットEthe
rnet（LANCE）用のローカルエリアネットワークにおい
て、48ビットのイーサネットアドレスはビット毎の比較
によって比較され、適合するアドレスを有さないフレー
ムは捨てられる。アドレスがそのアドレスフィールドの
最後のビットまで通して完全に一致する時、そのフレー
ムはより上方の層のアクセスのためのデータバッファ内
に置かれる。より上方の層はどのアドレスが一致したか
は知らず、単にアドレスが一致したことのみを知ってい
る。従って、より上方の層に関連するソフトウエアは全
ての比較プロセスを繰り返す必要がある。
発明の要約 一面において、本発明は、一般的にいって、ビットスト
リームの最初の所定のビット（例えば、あるフレームの
１フィールド）を比較するハードウエア比較器、所定の
ビットの状態に基づくインデックスを発生するインデッ
クス発生器、及びこのイッデックスをアクセスし前記ス
トリームのビットの一群（例えば、１フレーム）を前記
インデックに基づく複数の異なる方法の一つで処理する
処理装置を使用するビットストリームの処理を特徴とす
る。従って、本発明のプロセッサは、一群のビットがど
のようにして比較されるかを決めるために所定のビット
の全セットを比較する必要はなく、単にインデックスを
アクセスするだけである。このアクセスされるインデッ
クスはその情報を含んでいる。本発明における比較はハ
ードウエア比較器に与えられる比較値テーブルとの比較
を含み、複数の異なるテーブルの一つがテーブル選択制
御信号に応答して与えられ、ビットストリームのフィル
タリングにおいて大きな柔軟性をもたらす。
リームの最初の所定のビット（例えば、あるフレームの
１フィールド）を比較するハードウエア比較器、所定の
ビットの状態に基づくインデックスを発生するインデッ
クス発生器、及びこのイッデックスをアクセスし前記ス
トリームのビットの一群（例えば、１フレーム）を前記
インデックに基づく複数の異なる方法の一つで処理する
処理装置を使用するビットストリームの処理を特徴とす
る。従って、本発明のプロセッサは、一群のビットがど
のようにして比較されるかを決めるために所定のビット
の全セットを比較する必要はなく、単にインデックスを
アクセスするだけである。このアクセスされるインデッ
クスはその情報を含んでいる。本発明における比較はハ
ードウエア比較器に与えられる比較値テーブルとの比較
を含み、複数の異なるテーブルの一つがテーブル選択制
御信号に応答して与えられ、ビットストリームのフィル
タリングにおいて大きな柔軟性をもたらす。
好ましい実施例において、比較される所定のビットは例
えば、予定された受信器を示す宛先アドレスフィール
ド、プロトコールフィールド、或いはデータ比較アルゴ
リズムを識別するフィールドである。プロセッサの管理
に関連する特別なメッセージを識別する所定のビットを
同様にして比較することもできる。ビットストリームの
部分を受信して記憶するデータバッファおよびこのデー
タバッファ内に記憶されたデータに関連する記述エント
リーを記憶するための各データバッファに関連する記述
子記憶装置を設けることができる。プロセッサによって
アクセスするためのデータバッファに関連する記述子記
憶装置内にインデックスを記憶することができる。前記
比較器は、フィールド選択制御信号に応答してビットス
トリームの異なるフィールドと比較できるようにプログ
ラム可能とすることができる。フィールド選択制御信号
はスタート信号および比較に使用されるビットフィール
ドの長さを示す長さ信号を含むことができる。本発明の
プロセッサはフィールド選択制御信号を制御することが
できる。テーブルは、フィールドの最初の比較の結果と
して生成された値に応じて選択することができる。チッ
プ制御状態マシン、メモリ状態マシンおよびテーブルメ
モリを使用して、ホストコンピュータを直接改良するこ
となしに、比較をうまく制御することができる。このテ
ーブルメモリ内には、比較値テーブル、比較される所定
のビットを識別するエントリ、一群のビットが捨てられ
るべきか否かを指示し且つ比較完了の際にインタラプト
が行われるべきか否かを指示するエントリ、さらに比較
が行われるべきかを指示するエントリ、インデックスが
ビットストリーム中の所定のビットを置き換えるべきか
否かを指示するエントリ、および一群のビットが送られ
る場所（例えば、別のネットワーク或いはデータバッフ
ァにに対するポート）を指示するエントリが記憶されて
いる。本発明は、異なるネットワークに対する少なくと
も一つのポートを有するブリッジに採用することができ
る。このポートはインデックスにより識別される。本発
明の処理装置は或るネットワークプロトコール内のビッ
トフィールドを他のネットワークプロコール用に翻訳す
ることができる。リングバッファーは、インデックスが
発生されている間ビットストリームを一時的に記憶する
のに使用することができる。
えば、予定された受信器を示す宛先アドレスフィール
ド、プロトコールフィールド、或いはデータ比較アルゴ
リズムを識別するフィールドである。プロセッサの管理
に関連する特別なメッセージを識別する所定のビットを
同様にして比較することもできる。ビットストリームの
部分を受信して記憶するデータバッファおよびこのデー
タバッファ内に記憶されたデータに関連する記述エント
リーを記憶するための各データバッファに関連する記述
子記憶装置を設けることができる。プロセッサによって
アクセスするためのデータバッファに関連する記述子記
憶装置内にインデックスを記憶することができる。前記
比較器は、フィールド選択制御信号に応答してビットス
トリームの異なるフィールドと比較できるようにプログ
ラム可能とすることができる。フィールド選択制御信号
はスタート信号および比較に使用されるビットフィール
ドの長さを示す長さ信号を含むことができる。本発明の
プロセッサはフィールド選択制御信号を制御することが
できる。テーブルは、フィールドの最初の比較の結果と
して生成された値に応じて選択することができる。チッ
プ制御状態マシン、メモリ状態マシンおよびテーブルメ
モリを使用して、ホストコンピュータを直接改良するこ
となしに、比較をうまく制御することができる。このテ
ーブルメモリ内には、比較値テーブル、比較される所定
のビットを識別するエントリ、一群のビットが捨てられ
るべきか否かを指示し且つ比較完了の際にインタラプト
が行われるべきか否かを指示するエントリ、さらに比較
が行われるべきかを指示するエントリ、インデックスが
ビットストリーム中の所定のビットを置き換えるべきか
否かを指示するエントリ、および一群のビットが送られ
る場所（例えば、別のネットワーク或いはデータバッフ
ァにに対するポート）を指示するエントリが記憶されて
いる。本発明は、異なるネットワークに対する少なくと
も一つのポートを有するブリッジに採用することができ
る。このポートはインデックスにより識別される。本発
明の処理装置は或るネットワークプロトコール内のビッ
トフィールドを他のネットワークプロコール用に翻訳す
ることができる。リングバッファーは、インデックスが
発生されている間ビットストリームを一時的に記憶する
のに使用することができる。
別の側面において、本発明は、一般的に言って、ソース
データビットの所定のビットを比較するハードウエア比
較器と、所定のビットの状態に基づくインデックスを発
生するインデックス発生器と、インデックスをアクセス
して複数の異なる方法の内の一つにより１ストリームの
ビットとしてソースデータビットを転送する前に、その
ソースデータビットを変更するプロセッサとを用いてソ
ースデータビットを処理することを特徴する。
データビットの所定のビットを比較するハードウエア比
較器と、所定のビットの状態に基づくインデックスを発
生するインデックス発生器と、インデックスをアクセス
して複数の異なる方法の内の一つにより１ストリームの
ビットとしてソースデータビットを転送する前に、その
ソースデータビットを変更するプロセッサとを用いてソ
ースデータビットを処理することを特徴する。
好ましい実施例においては、インデックスは転送される
べき１フレーム内に置かれるべき転送データを識別でき
る。転送データは、スタート位置信号および長さ信号に
よって記述されるフィールドのフレーム内に置かれる。
インデックスはまたデータ圧縮アルゴリズムを識別する
ことが出来てもよい。
べき１フレーム内に置かれるべき転送データを識別でき
る。転送データは、スタート位置信号および長さ信号に
よって記述されるフィールドのフレーム内に置かれる。
インデックスはまたデータ圧縮アルゴリズムを識別する
ことが出来てもよい。
本発明の別の利点および特徴は好ましい実施例の以下記
載および特許請求の範囲から明らかになるであろう。好
ましい実施例の特定の詳細な記述は本発明の権利範囲を
制限するために構成されているのではない。
載および特許請求の範囲から明らかになるであろう。好
ましい実施例の特定の詳細な記述は本発明の権利範囲を
制限するために構成されているのではない。
構造および作動 第１図には、ローカルエリアネットワークのノード10用
のネットワークアーキテクチャアが示されている。これ
は、Lauck,A.G.,等の「A Digital Network Architectur
e Overview」Digital Technical Journal,3号,9月,198
6,pp.10−24に記述されており、本願において参照され
る。ノード10は物理的リンクモジュール12、データリン
クモジュール14、ルーチンモジュール16、終了通信モジ
ュール18、セッション制御モジュール20、ネットワーク
応用モジュール22、ネットワーク管理モジュール24、お
よびユーザーモジュール26を含んでいる。Tanenbaumに
記述されるように、ネットワークは一連の層として編成
されており、各層はその前の層上に構築されており、あ
るサービスをより上方の層に要求しかつ要求されたサー
ビスを実際にどのようにして実行するかの詳細はそれら
の層には伝達されない。隣接する層間での通信に加え
て、隣接しない層間にも制御ラインが存在する。
のネットワークアーキテクチャアが示されている。これ
は、Lauck,A.G.,等の「A Digital Network Architectur
e Overview」Digital Technical Journal,3号,9月,198
6,pp.10−24に記述されており、本願において参照され
る。ノード10は物理的リンクモジュール12、データリン
クモジュール14、ルーチンモジュール16、終了通信モジ
ュール18、セッション制御モジュール20、ネットワーク
応用モジュール22、ネットワーク管理モジュール24、お
よびユーザーモジュール26を含んでいる。Tanenbaumに
記述されるように、ネットワークは一連の層として編成
されており、各層はその前の層上に構築されており、あ
るサービスをより上方の層に要求しかつ要求されたサー
ビスを実際にどのようにして実行するかの詳細はそれら
の層には伝達されない。隣接する層間での通信に加え
て、隣接しない層間にも制御ラインが存在する。
第２図を参照する。ビットストリームフィルタリング回
路28（集積回路）が物理的リンクモジュール12内に存在
する。この物理的リンクモジュールはLANCEの特徴（前
記LANCE明細書に記載される）を有しており、且つイー
サネットシリアル転送ラインを介して別のノードに接続
されるシリアルインターフェースアダプター（SIA）31
を有している。ビットストリームフィルタリング回路28
は、SIAからの入力ビットストリームをフィルタ即ち解
析して、ビットストリームがノードにおいてどのように
して処理されるべきかを指示するインデックスを発生す
る。ビットストリームフィルタリング回路28はランダム
アクセスメモリ30（RAM）にアクセスする。このRAM30は
より上方の層によってもアクセスされ、ホストコンピュ
ータ32によって制御される。ホストコンピュータ32は物
理的リンクモジュール12より上のより上方の層を作動さ
せる。物理的リンクモジュール12およびRAM30は従って
より上方の層によりアクセスされ且つ制御される得る。
LANCE明細書に記述されるように、RAM30は複数の転送お
よび受信データバッファ（各バッファは受信された或い
は転送される１フレーム或いは１フレームの一部を記憶
するのに使用される）用記憶位置45、および各データバ
ッファ45に対するポインタを有し各バッファ45に記憶さ
れるデータを特徴づける関連記述子エントリ用記述子記
憶装置47を与えるのに使用される。LANCE記述子エント
リは拡張されて、制御エントリ60（第４図に記述せれ
る）を含む。このエントリは本発明に従ってビットフィ
ルタリングに関連する。各記述子エントリは潜在的に関
連する複数の制御エントリ60を有することができる。
路28（集積回路）が物理的リンクモジュール12内に存在
する。この物理的リンクモジュールはLANCEの特徴（前
記LANCE明細書に記載される）を有しており、且つイー
サネットシリアル転送ラインを介して別のノードに接続
されるシリアルインターフェースアダプター（SIA）31
を有している。ビットストリームフィルタリング回路28
は、SIAからの入力ビットストリームをフィルタ即ち解
析して、ビットストリームがノードにおいてどのように
して処理されるべきかを指示するインデックスを発生す
る。ビットストリームフィルタリング回路28はランダム
アクセスメモリ30（RAM）にアクセスする。このRAM30は
より上方の層によってもアクセスされ、ホストコンピュ
ータ32によって制御される。ホストコンピュータ32は物
理的リンクモジュール12より上のより上方の層を作動さ
せる。物理的リンクモジュール12およびRAM30は従って
より上方の層によりアクセスされ且つ制御される得る。
LANCE明細書に記述されるように、RAM30は複数の転送お
よび受信データバッファ（各バッファは受信された或い
は転送される１フレーム或いは１フレームの一部を記憶
するのに使用される）用記憶位置45、および各データバ
ッファ45に対するポインタを有し各バッファ45に記憶さ
れるデータを特徴づける関連記述子エントリ用記述子記
憶装置47を与えるのに使用される。LANCE記述子エント
リは拡張されて、制御エントリ60（第４図に記述せれ
る）を含む。このエントリは本発明に従ってビットフィ
ルタリングに関連する。各記述子エントリは潜在的に関
連する複数の制御エントリ60を有することができる。
第３図を参照する。ビットストリームフィルタリング回
路28は通し書き込みリングバッファ34を含んでおり、シ
リアル入力36を介してビットの１ストリームを受信す
る。リングバッファ選択回路はチップ制御状態マシン38
によって制御されて、そのビットストリームのルーチン
を３つのリングバッファ34の一つに対して制御する。こ
の３つのバッファー34は、イーサネットフレーム（1536
８ビット バイト）をホールドするのに十分な長さの
３つのシフトレジスタとして本質的に機能する。リング
バッファ34の出力はシリアル送信器40に（シリアルビッ
トストリームを分離ネットワークに転送するために）お
よび／またはシリアルパラレル変換器44に接続されてい
る。リングバッファ34から受け取られたデータは、バッ
ファデコードおよび制御ライン42を介してのRAM30への
転送のために変換器44によってパラレルの形態で与えら
れる。
路28は通し書き込みリングバッファ34を含んでおり、シ
リアル入力36を介してビットの１ストリームを受信す
る。リングバッファ選択回路はチップ制御状態マシン38
によって制御されて、そのビットストリームのルーチン
を３つのリングバッファ34の一つに対して制御する。こ
の３つのバッファー34は、イーサネットフレーム（1536
８ビット バイト）をホールドするのに十分な長さの
３つのシフトレジスタとして本質的に機能する。リング
バッファ34の出力はシリアル送信器40に（シリアルビッ
トストリームを分離ネットワークに転送するために）お
よび／またはシリアルパラレル変換器44に接続されてい
る。リングバッファ34から受け取られたデータは、バッ
ファデコードおよび制御ライン42を介してのRAM30への
転送のために変換器44によってパラレルの形態で与えら
れる。
比較器52はチップ制御状態マシン38によって制御され
る。リングバッファ34を介して伝達するビットはリング
バッファ入力および出力間の位置から発送され、比較器
52を通してリングバッファ34に戻り、このバッファを通
しての伝達が続けられる。ハードウェア比較器52は所定
のビット（即ちフィールド）をテーブルキャシュメモリ
58内のテーブルエントリ62内にロードされた比較値と比
較し、この比較結果をチップ制御状態マシン38に示す。
チップ制御状態マシン38はインデックス発生機能を含ん
でおり、比較結果に基づいて16ビットインデックスを発
生する。このインデックスは、入力フレームに割り当て
られたデータバッファ45に対する記述子エントリー47に
関連する制御エントリ60の結果フィールド（第４図）内
のテーブルキャシュメモリ58内に記憶される。テーブル
キャシュメモリ58はキャシュ状態マシン54によって制御
される。テーブルキャシュメモリ58およびキャシュ状態
マシン54は従って比較値入力手段を構成しており、比較
値のテーブルを比較器52に与える。
る。リングバッファ34を介して伝達するビットはリング
バッファ入力および出力間の位置から発送され、比較器
52を通してリングバッファ34に戻り、このバッファを通
しての伝達が続けられる。ハードウェア比較器52は所定
のビット（即ちフィールド）をテーブルキャシュメモリ
58内のテーブルエントリ62内にロードされた比較値と比
較し、この比較結果をチップ制御状態マシン38に示す。
チップ制御状態マシン38はインデックス発生機能を含ん
でおり、比較結果に基づいて16ビットインデックスを発
生する。このインデックスは、入力フレームに割り当て
られたデータバッファ45に対する記述子エントリー47に
関連する制御エントリ60の結果フィールド（第４図）内
のテーブルキャシュメモリ58内に記憶される。テーブル
キャシュメモリ58はキャシュ状態マシン54によって制御
される。テーブルキャシュメモリ58およびキャシュ状態
マシン54は従って比較値入力手段を構成しており、比較
値のテーブルを比較器52に与える。
作動において、シリアル入力ライン36上のフレーム（例
えば、ローカルエリアネットワーク上の別のノードから
のフレーム）を受信する前に、制御エントリ60が、RAM3
0からテーブルキャシュメモリ58へと、バッファデコー
ドおよび制御ライン42を介して読み込まれる。制御エン
トリ（第４図）は「スタートビット」（比較に使用され
るべきフィールドのスタート位置を識別する）、「長
さ」（比較されるフィールドの長さを示す）、２ビット
「比較」（フィタリングが完了した後にチップ動作を制
御する、例えば、誤りアドレス比較における放棄、終了
した際のホストコンピュータのインタラプト）、「テー
ブルポインタ」（テーブルキャシュメモリ58への記憶お
よび比較に使用される比較値テーブルを識別する）、お
よび「結果」（16ビットインデックスを受信するための
記憶位置）を含む。RAM30に記憶される記述子エントリ4
7（制御エントリ60を含む）はより上方の層によって決
められる。フレームを受信する前に、３つまでの比較値
テーブルがテーブルキャシュメモリ58に記憶され、ハー
ドウエア比較器52によって使用される。テーブルポイン
タはRAM30内の記憶されたテーブルをフェッチし、それ
を制御エントリ60に関連するテーブルキャシュメモリ58
内のテーブルエントリー62として記憶するのに使用され
る。テーブルポインタエントリは従って比較値テーブル
を選択するのに使用されるテーブル選択制御信号を発生
するのに使用される。テーブルエントリ62（第４図）は
第３図に１から14の番号が付けられた比較器52によって
使用されるべき14個の比較値（例えば、イーサネットア
ドレスを示す場合48ビット）、及び以下に詳細に議論さ
れる特別の比較器によって使用される別の比較値を含
む。各比較値は「イネーブル」ピット（その値が使用さ
れるか否かを示し、例えば、テーブル内の14の比較値よ
りも少なくできる。）、および初期比較の結果に依存す
る別の比較に使用される別の制御エントリを示す４ビッ
ト「リンクポインタ」関連する。２つ迄のポインターエ
ントリが、始めにフェッチされテーブルキャシュメモリ
ー58に記憶されるべき２つの別の制御エントリ60を識別
するのに使用することができる。「出力選択」は比較結
果に依存するフレームの発送場所を示す。「フィールド
置き換え」は発生されたインデックスがビットストリー
ム内の比較されたフィールドを置き換えるべきか否かを
指示する。第１のテーブルエントリ62が、別の制御エン
トリ60を識別する一つ以上のテーブルポインタを含む場
合は、それらポインタはフェッチされ、第２図内に記述
されるキャシュ論理内に示されるテーブルキャシュメモ
リー58に記憶される。
えば、ローカルエリアネットワーク上の別のノードから
のフレーム）を受信する前に、制御エントリ60が、RAM3
0からテーブルキャシュメモリ58へと、バッファデコー
ドおよび制御ライン42を介して読み込まれる。制御エン
トリ（第４図）は「スタートビット」（比較に使用され
るべきフィールドのスタート位置を識別する）、「長
さ」（比較されるフィールドの長さを示す）、２ビット
「比較」（フィタリングが完了した後にチップ動作を制
御する、例えば、誤りアドレス比較における放棄、終了
した際のホストコンピュータのインタラプト）、「テー
ブルポインタ」（テーブルキャシュメモリ58への記憶お
よび比較に使用される比較値テーブルを識別する）、お
よび「結果」（16ビットインデックスを受信するための
記憶位置）を含む。RAM30に記憶される記述子エントリ4
7（制御エントリ60を含む）はより上方の層によって決
められる。フレームを受信する前に、３つまでの比較値
テーブルがテーブルキャシュメモリ58に記憶され、ハー
ドウエア比較器52によって使用される。テーブルポイン
タはRAM30内の記憶されたテーブルをフェッチし、それ
を制御エントリ60に関連するテーブルキャシュメモリ58
内のテーブルエントリー62として記憶するのに使用され
る。テーブルポインタエントリは従って比較値テーブル
を選択するのに使用されるテーブル選択制御信号を発生
するのに使用される。テーブルエントリ62（第４図）は
第３図に１から14の番号が付けられた比較器52によって
使用されるべき14個の比較値（例えば、イーサネットア
ドレスを示す場合48ビット）、及び以下に詳細に議論さ
れる特別の比較器によって使用される別の比較値を含
む。各比較値は「イネーブル」ピット（その値が使用さ
れるか否かを示し、例えば、テーブル内の14の比較値よ
りも少なくできる。）、および初期比較の結果に依存す
る別の比較に使用される別の制御エントリを示す４ビッ
ト「リンクポインタ」関連する。２つ迄のポインターエ
ントリが、始めにフェッチされテーブルキャシュメモリ
ー58に記憶されるべき２つの別の制御エントリ60を識別
するのに使用することができる。「出力選択」は比較結
果に依存するフレームの発送場所を示す。「フィールド
置き換え」は発生されたインデックスがビットストリー
ム内の比較されたフィールドを置き換えるべきか否かを
指示する。第１のテーブルエントリ62が、別の制御エン
トリ60を識別する一つ以上のテーブルポインタを含む場
合は、それらポインタはフェッチされ、第２図内に記述
されるキャシュ論理内に示されるテーブルキャシュメモ
リー58に記憶される。
ノード10はイーサネットフレーム及びIEEE基準802.3（8
02.3フレーム）に合うフレームの両方を受信することか
できる。フレーム入力ライン36を介して受信され、フレ
ームは、チップ制御状態マシン38によって決められた３
つのリングバッファ34の一つに移行する。第６図に記述
されるチップ制御論理に示される様に、チップ制御状態
マシン38はスタートビットおよび制御エントリ60の長さ
を、ハードウエア比較器52によって比較されるフィール
ドのビットのスタートおよびストップを識別するために
使用する。ハードウエア比較器52は次に比較器52を介し
てリングバッファ34から発送されたビットとして識別さ
れたフィルード内のビットを比較する。制御エントリ60
内に記憶されるスタートビットおよび長さビットは従っ
てフィールド選択制御信号を発生して、比較されるビッ
トのフィールドを決める。このビットはテーブルキャシ
ュメモリ58内のテーブルエントリ62の比較値のビットと
比較される。16ビットインデックスはチップ制御状態マ
シン38によって発生される。例えば、比較されるフィー
ルドが48ビット宛先イーサネットアドレスの場合、テー
ブルは値としてノード10に関連する14個の48ビット物理
アドレスを含む場合がある。インデックスはキャシュ状
態マシン54内のチップ制御状態マシン38によって与えら
れる。このキャシュ状態マシンは次にそのインデックス
をテーブルキャシュメモリ58内の対応する制御エントリ
60内の結果フィールド内に置く。
02.3フレーム）に合うフレームの両方を受信することか
できる。フレーム入力ライン36を介して受信され、フレ
ームは、チップ制御状態マシン38によって決められた３
つのリングバッファ34の一つに移行する。第６図に記述
されるチップ制御論理に示される様に、チップ制御状態
マシン38はスタートビットおよび制御エントリ60の長さ
を、ハードウエア比較器52によって比較されるフィール
ドのビットのスタートおよびストップを識別するために
使用する。ハードウエア比較器52は次に比較器52を介し
てリングバッファ34から発送されたビットとして識別さ
れたフィルード内のビットを比較する。制御エントリ60
内に記憶されるスタートビットおよび長さビットは従っ
てフィールド選択制御信号を発生して、比較されるビッ
トのフィールドを決める。このビットはテーブルキャシ
ュメモリ58内のテーブルエントリ62の比較値のビットと
比較される。16ビットインデックスはチップ制御状態マ
シン38によって発生される。例えば、比較されるフィー
ルドが48ビット宛先イーサネットアドレスの場合、テー
ブルは値としてノード10に関連する14個の48ビット物理
アドレスを含む場合がある。インデックスはキャシュ状
態マシン54内のチップ制御状態マシン38によって与えら
れる。このキャシュ状態マシンは次にそのインデックス
をテーブルキャシュメモリ58内の対応する制御エントリ
60内の結果フィールド内に置く。
フレームがRAM30内のデータバッファ45内に一時的に記
憶され、そのノードの上層によって使用されるべきと仮
定すると、そのフレームはリングバッファ34を離れる際
に、シリアルパラレル変換器44およびバッファデコード
および制御ライン42を介してRAM30内の対応するデータ
バッファ45へ送られる。テーブルキャシュメモリ58内の
制御エントリの結果（インデックス）は、関連する記述
子エントリ47内のRAM30内に同様にして設置される。関
連する記述子エントリは対応するデータバッファ45を指
し示す。状態マシン38、54の同期およびクロッキングは
同期ライン57によって示される様に、入力ビットストリ
ームによって与えられる。
憶され、そのノードの上層によって使用されるべきと仮
定すると、そのフレームはリングバッファ34を離れる際
に、シリアルパラレル変換器44およびバッファデコード
および制御ライン42を介してRAM30内の対応するデータ
バッファ45へ送られる。テーブルキャシュメモリ58内の
制御エントリの結果（インデックス）は、関連する記述
子エントリ47内のRAM30内に同様にして設置される。関
連する記述子エントリは対応するデータバッファ45を指
し示す。状態マシン38、54の同期およびクロッキングは
同期ライン57によって示される様に、入力ビットストリ
ームによって与えられる。
宛先アドレスがテーブルの14のアドレスの何れとも一致
しない場合は、フレームは制御エントリ60内の制御フィ
ールドの状態によって決められて扱われる。具体的に
は、そのフレームは捨てさることができる。比較の終わ
りに、制御エントリ60の制御フィールドがインタラプト
を指示する場合は、インタラプトはチップ制御状態マシ
ン54によって発生され、ホスト30に与えられる。テーブ
ルエントリ62のフィールド置換エントリが真であり、且
つ、一致がある場合、インデックスはフレーム内で比較
されたフィールドを置き換えるのに使用される。
しない場合は、フレームは制御エントリ60内の制御フィ
ールドの状態によって決められて扱われる。具体的に
は、そのフレームは捨てさることができる。比較の終わ
りに、制御エントリ60の制御フィールドがインタラプト
を指示する場合は、インタラプトはチップ制御状態マシ
ン54によって発生され、ホスト30に与えられる。テーブ
ルエントリ62のフィールド置換エントリが真であり、且
つ、一致がある場合、インデックスはフレーム内で比較
されたフィールドを置き換えるのに使用される。
特別の比較器52（０と示される）は、フレームの長さを
指示し（802.3フレームの場合）、又プロトコールを識
別する（イーサネットフレームの場合）のに使用され、
フレームがイーサネットフレームか802.3フレームであ
るかが決められる。値が802.3フレームの最大の長さと
等しいがそれ以下である場合、フレームが802.3フレー
ムであると識別され、違う場合は、そのフレームはイー
サネットフレームであると仮定される。約束によって、
番号を識別する全てのイーサネットプロトコールは802.
3フレームの最大長さよりも長い。特別の比較器の結果
は、別のフィールド比較において使用されるべきテーブ
ルキャシュメモリ58内の第２テーブル或いは第３テーブ
ルを選択するのに使用される。
指示し（802.3フレームの場合）、又プロトコールを識
別する（イーサネットフレームの場合）のに使用され、
フレームがイーサネットフレームか802.3フレームであ
るかが決められる。値が802.3フレームの最大の長さと
等しいがそれ以下である場合、フレームが802.3フレー
ムであると識別され、違う場合は、そのフレームはイー
サネットフレームであると仮定される。約束によって、
番号を識別する全てのイーサネットプロトコールは802.
3フレームの最大長さよりも長い。特別の比較器の結果
は、別のフィールド比較において使用されるべきテーブ
ルキャシュメモリ58内の第２テーブル或いは第３テーブ
ルを選択するのに使用される。
初期インデックス或いは特別の比較器出力は従って、テ
ーブルキャシュメモリ58に記憶される第２あるいは第３
のテーブルを使用する異なるフィールドの比較を更に行
うべきかを指示することができる。第２あるいは第３の
テーブルはリンクポインタによって識別され予めロード
されたものである。ホスト32は従って、インタラプトさ
れる必要がなく、異なるフレームはホストによる介入無
くして初期の比較の結果に基づく異なる手法によって比
較することができる。初期の比較が完了した直後であ
り、フレームがリングバッファ34を介してデータバッフ
ァ45内に通される前に、初期の比較の結果（即ちインデ
ックス）が記憶される。この時、関連するテーブルエン
トリ62および制御エントリ60はもはや必要とされずテー
ブルキャシュメモリ58から削除すことができる。次の比
較は既に記憶されている２つの別のテーブルおよび制御
エントリの一つを使用する。テーブルキャシュメモリ58
内のフリーアップスペースは、第５図のキャシュ論理に
従って、別のテーブルエントリ62および制御エントリ60
によって満たすことができる。ロードされるべき別の制
御エントリ60およびテーブルエントリ62は、現在使用さ
れているテーブルエントリ62におけるイネーブルされた
リンクポインタによって識別される。別の比較の結果が
同様にしてRAM30内の記述子エントリ47内に記憶され、
別の比較を識別するのに使用される。更に比較を行う必
要がある場合は、フレームをリングバッファ出力からリ
ングバッファ入力にフィードバックすることができる。
ーブルキャシュメモリ58に記憶される第２あるいは第３
のテーブルを使用する異なるフィールドの比較を更に行
うべきかを指示することができる。第２あるいは第３の
テーブルはリンクポインタによって識別され予めロード
されたものである。ホスト32は従って、インタラプトさ
れる必要がなく、異なるフレームはホストによる介入無
くして初期の比較の結果に基づく異なる手法によって比
較することができる。初期の比較が完了した直後であ
り、フレームがリングバッファ34を介してデータバッフ
ァ45内に通される前に、初期の比較の結果（即ちインデ
ックス）が記憶される。この時、関連するテーブルエン
トリ62および制御エントリ60はもはや必要とされずテー
ブルキャシュメモリ58から削除すことができる。次の比
較は既に記憶されている２つの別のテーブルおよび制御
エントリの一つを使用する。テーブルキャシュメモリ58
内のフリーアップスペースは、第５図のキャシュ論理に
従って、別のテーブルエントリ62および制御エントリ60
によって満たすことができる。ロードされるべき別の制
御エントリ60およびテーブルエントリ62は、現在使用さ
れているテーブルエントリ62におけるイネーブルされた
リンクポインタによって識別される。別の比較の結果が
同様にしてRAM30内の記述子エントリ47内に記憶され、
別の比較を識別するのに使用される。更に比較を行う必
要がある場合は、フレームをリングバッファ出力からリ
ングバッファ入力にフィードバックすることができる。
第１図に示されるノードのより上方の層はRAM30内に記
憶されるデータをアクセスすることかでき、記述子エン
トリ47中のインデックスを採用して処理を助けてスピー
ドアップする。上方の層は従ってインデックスをアクセ
スしてそのインデックスに基づいて複数の異なる方法の
内の少なくとも一つの方法でフレーム内のビットを処理
するプロセッサとして機能する。例えば、そのインデッ
クスが宛先アドレスを識別する場合、宛先アドレスのフ
ィールドの48ビットソフトウエア比較を行う必要がな
い。このインデックスは、データバッファに記憶された
データを処理する際のより上層の一つによって使用され
る。また、インデックスはデータ比較アルゴリズムを識
別し、より上方の層は、識別されたアルゴリズムに従っ
て、データを拡張する場合がある。このインデックス
は、フレームがブリッジとして機能するシリアルトラン
スミッタ40を介して別のネットワークに転送されるべき
ことを指示する。この場合、より早いフレームがより遅
い速度で送信器40によってシリアル転送される間３つの
リングバッファ34の使用が後のフレームを記憶すること
を可能にする。シリアル送信器40はビットが通過した時
にフィールドを翻訳することができる。比較器52は特別
のメッセージを識別することができ、ネットワークの管
理に関連し処理されるべきフレームには関連しないイン
デックスを発生する。
憶されるデータをアクセスすることかでき、記述子エン
トリ47中のインデックスを採用して処理を助けてスピー
ドアップする。上方の層は従ってインデックスをアクセ
スしてそのインデックスに基づいて複数の異なる方法の
内の少なくとも一つの方法でフレーム内のビットを処理
するプロセッサとして機能する。例えば、そのインデッ
クスが宛先アドレスを識別する場合、宛先アドレスのフ
ィールドの48ビットソフトウエア比較を行う必要がな
い。このインデックスは、データバッファに記憶された
データを処理する際のより上層の一つによって使用され
る。また、インデックスはデータ比較アルゴリズムを識
別し、より上方の層は、識別されたアルゴリズムに従っ
て、データを拡張する場合がある。このインデックス
は、フレームがブリッジとして機能するシリアルトラン
スミッタ40を介して別のネットワークに転送されるべき
ことを指示する。この場合、より早いフレームがより遅
い速度で送信器40によってシリアル転送される間３つの
リングバッファ34の使用が後のフレームを記憶すること
を可能にする。シリアル送信器40はビットが通過した時
にフィールドを翻訳することができる。比較器52は特別
のメッセージを識別することができ、ネットワークの管
理に関連し処理されるべきフレームには関連しないイン
デックスを発生する。
別の実施例 本発明の別の実施例が請求の範囲に含まれる。例えば、
比較値は別の手段から発生することができる。インデッ
クスは別の方法でビートを処理するのに使用することが
できる。比較器出力をインデックスとすることができ
る。この場合、比較器はインデックス発生器として機能
する。
比較値は別の手段から発生することができる。インデッ
クスは別の方法でビートを処理するのに使用することが
できる。比較器出力をインデックスとすることができ
る。この場合、比較器はインデックス発生器として機能
する。
また、ハードウエア比較器は、上方の層からのソースデ
ータビットをそれを転送する前に処理することができ
る。比較器はソースデータビットの所定のビットを比較
して、プロセッサによって使用されるインデックスを発
生し、ソースデータビットを、それをデータビットの１
ストリームとして転送する前に、改良する。例えば、イ
ンデックスは転送されるべきフレーム内に設置されるべ
き転送データを識別すくことができる。この転送データ
はスタート位置および長さ信号によって指示されたフィ
ールドの１フレーム内に設置される。インデックスはデ
ータ比較アルゴリズムを識別するようにすることができ
る。
ータビットをそれを転送する前に処理することができ
る。比較器はソースデータビットの所定のビットを比較
して、プロセッサによって使用されるインデックスを発
生し、ソースデータビットを、それをデータビットの１
ストリームとして転送する前に、改良する。例えば、イ
ンデックスは転送されるべきフレーム内に設置されるべ
き転送データを識別すくことができる。この転送データ
はスタート位置および長さ信号によって指示されたフィ
ールドの１フレーム内に設置される。インデックスはデ
ータ比較アルゴリズムを識別するようにすることができ
る。
第１図は、本発明に従うビットストリームフィルタリン
グを採用するローカルエリアネットワークのノードのブ
ロック図、 第２図は、あるノードにおけるビットストリーム回路お
よび関連する構成要素を示すブロック図、 第３図は、ビットストリームフィルタリング回路を示す
ブロック図、 第４図は、本発明に従うビットストリームフィルタリン
グに使用される制御エントリおよびテーブルエントリの
図、 第５図は、第３図の回路のキャシュ状態マシンのキャシ
ュ論理の流れ図、 第６図は、第３図の回路のチップ制御状態マシンのチッ
プ制御論理の流れ図。 10……ノード、 12……物理的リンクモジュール 14……データリンクモジュール、 16……ルーチンモジュール、 18……終了通信モジュール、 20……セッション制御モジュール、 22……ネットワーク応用モジュール、 24……ネットワーク管理モジュール、 26……ユーザーモジュール、 28……ビットストリームフィルタ、 31……シリアルインターフェースアダプタ、 32……ホストコンピュータ、 34……リングバッファ、 36……シリアル入力、 38……チップ制御状態マシン、 40……シリアル送信器、 42……バッファデコード及び制御ライン、 44……シリアルパラレル変換器、 45……データバッファ記憶位置、 47……記述子記憶装置、 52……比較器、 58……テーブルキャシュメモリ、 60……制御エントリ、 62……テーブルメモリ。
グを採用するローカルエリアネットワークのノードのブ
ロック図、 第２図は、あるノードにおけるビットストリーム回路お
よび関連する構成要素を示すブロック図、 第３図は、ビットストリームフィルタリング回路を示す
ブロック図、 第４図は、本発明に従うビットストリームフィルタリン
グに使用される制御エントリおよびテーブルエントリの
図、 第５図は、第３図の回路のキャシュ状態マシンのキャシ
ュ論理の流れ図、 第６図は、第３図の回路のチップ制御状態マシンのチッ
プ制御論理の流れ図。 10……ノード、 12……物理的リンクモジュール 14……データリンクモジュール、 16……ルーチンモジュール、 18……終了通信モジュール、 20……セッション制御モジュール、 22……ネットワーク応用モジュール、 24……ネットワーク管理モジュール、 26……ユーザーモジュール、 28……ビットストリームフィルタ、 31……シリアルインターフェースアダプタ、 32……ホストコンピュータ、 34……リングバッファ、 36……シリアル入力、 38……チップ制御状態マシン、 40……シリアル送信器、 42……バッファデコード及び制御ライン、 44……シリアルパラレル変換器、 45……データバッファ記憶位置、 47……記述子記憶装置、 52……比較器、 58……テーブルキャシュメモリ、 60……制御エントリ、 62……テーブルメモリ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−115938（ＪＰ，Ａ) 米国特許4285049（ＵＳ，Ａ) 米国特許4608700（ＵＳ，Ａ)
Claims (42)
- 【請求項１】複数の可能な状態を有し且つ入力ラインを
介して受信されたビットストリームを処理する装置が、 前記ストリームを構成する一群のビット内の所定の位置
にあり且つ前記一群のビットの総数よりも個数が少ない
ビットストリームの第１の所定のビットを比較するハー
ドウエア比較器、 比較値テーブルを、前記ストリームの前記所定のビット
と比較するために、前記ハードウエハ比較器に与え、テ
ーブル選択制御信号に応答して、内部に記憶される複数
の異なるテーブル内の１つを与えるようプログラムでき
る比較値入力手段、 前記比較器から比較出力を受信し、前記比較出力によっ
て示される前記所定のビットの状態に基づいてインデッ
クスを発生するインデックス発生器、及び 前記インデックスをアクセスし、前記インデックスに基
づいて複数の異なる方法の内の少なくとも一つにより前
記ビットストリームを構成する前記一群のビットを処理
するプロセッサから成ることを特徴とする装置。 - 【請求項２】前記ビットストリームの部分を受信および
記憶するために接続されたデータバッファを更に有し、
前記プロセッサが前記データバッファをアクセスする様
に接続されていることを特徴とする請求項１記載の装
置。 - 【請求項３】各データバッファと関連して前記データバ
ッファ内に記憶されるデータに関連する記述子エントリ
を記憶する記述子記憶装置を更に有することを特徴とす
る請求項２記載の装置。 - 【請求項４】前記記述子記憶装置が前記インデックスを
受信し且つ記憶するように接続されていることを特徴と
する請求項３記載の装置。 - 【請求項５】前記比較器は、フィールド選択制御信号に
応答して、前記比較される所定のビットが前記フィール
ド選択制御信号の関数であるようプログラム可能である
ことを特徴とする請求項１記載の装置。 - 【請求項６】前記フィールド選択制御信号は、前記比較
のために使用されるべき前記フィールドのスタートビッ
トを指示するスタート位置信号からなることを特徴とす
る請求項５記載の装置。 - 【請求項７】前記プロセッサが前記フィールド制御信号
を与えるための手段を有していることを特徴とする請求
項５記載の装置。 - 【請求項８】前記比較値入力手段は、前記ビットストリ
ームの所定のビットの初期比較の結果として発生される
値に応答して異なる前記テーブルを与えるようプログラ
ム可能であることを特徴とする請求項１記載の装置。 - 【請求項９】前記比較値入力手段が、比較値テーブルが
記憶されるテーブルメモリを含むことを特徴とする請求
項１記載の装置。 - 【請求項１０】テーブルエントリが記憶される別体のメ
モリを更に有しており、前記テーブルメモリが、前記テ
ーブルメモリ内に記憶されるべき比較値テーブルを含む
前記別体のメモリ内のテーブルエントリを識別する制御
エントリを記憶することを特徴とする請求項９記載の装
置。 - 【請求項１１】比較されるべき前記所定のビットを識別
するエントリが前記テーブルメモリに記憶されることを
特徴とする請求項９記載の装置。 - 【請求項１２】前記一群のビットが前記比較の結果に基
づいて捨てられるべきか否かを指示するエントリが、前
記テーブルメモリに記憶されていることを特徴とする請
求項９記載の装置。 - 【請求項１３】インタラプトが前記比較の結果に基づい
て発生されるべきか否かを指示するエントリが前記テー
ブルメモリに記憶されていることを特徴とする請求項９
記載の装置。 - 【請求項１４】比較値の別のテーブルを識別するエント
リが前記テーブルメモリ内に記憶されていることを特徴
とする請求項９記載の装置。 - 【請求項１５】インデックスが前記ビットストリーム中
の前記所定のビットを置き換えるべきか否かを指示する
エントリが、前記テーブルメモリ内に記憶されているこ
とを特徴とする請求項９記載の装置。 - 【請求項１６】一群のビットが発送されるべき場所は識
別するエントリが前記テーブルエントリ内に記憶されて
いることを特徴とする請求項９記載の装置。 - 【請求項１７】前記制御エントリが比較されるべき前記
所定のビットを識別することを特徴とする請求項10記載
の装置。 - 【請求項１８】前記エントリが前記テーブルメモリ内に
記憶されるべき別の制御エントリを識別し、前記別の制
御エントリは前記テーブルエントリメモリに記憶される
べき比較値を含む別のテーブルエントリを識別すること
を特徴とする請求項10記載の装置。 - 【請求項１９】前記比較値入力手段が、前記テーブルメ
モリ内の比較値を含むテーブルエントリをローディング
し、前記テーブルメモリ内の前記比較値を前記比較器に
与えるメモリ状態マシンから構成される請求項９記載の
装置。 - 【請求項２０】前記比較値入力手段が、前記テーブルメ
モリ内の前記エントリをローディングし、前記テーブル
メモリ内の比較値を前記比較器に与え、比較が行なわれ
たのち前記エントリを消去して前記テーブルメモリ内の
別のエントリをローディングするメモリ状態マシンから
構成されることを特徴とする請求項10、17又は18記載の
装置。 - 【請求項２１】前記インデックス発生器が前記インデッ
クスを発生し前記比較器の制御操作を制御するチップ状
態マシンを含むことを特徴とする請求項19記載の装置。 - 【請求項２２】前記所定のビットが、前記一群のビット
の意図された受信部の宛先アドレスを含み、前記インデ
ックスが意図された受信部を識別し、前記プロセッサが
前記インデックスに応答して前記一群のビットを前記意
図された受信部に送信するための手段からなることを特
徴とする請求項１記載の装置。 - 【請求項２３】前記所定のビットがプロトコールを識別
し、前記インデックスがプロトコロールを識別し、前記
プロセッサが前記インデックスに応答して前記プロトコ
ールに従って一群のビットを処理する手段を含むことを
特徴とする請求項１記載の装置。 - 【請求項２４】前記所定のビットがデータ比較アルゴリ
ズムを識別し、前記インデックスがデータ比較アルゴリ
ズムを識別し、前記プロセッサが前記インデックスに応
答して前記アルゴリズムに従って一群のビットを拡張す
る手段を含むことを特徴とする請求項１記載の装置。 - 【請求項２５】前記ハードウエア比較器が、前記プロセ
ッサの管理に関係する特別のメッセージを示す前記スト
リームの第２の所定のビットを比較し、前記プロセッサ
が前記特別のメッセージに応答してそれに働きかける手
段を有していることを特徴とする請求項１記載の装置。 - 【請求項２６】前記プロセッサが、異なるネットワーク
に対して少なくとも一つのポートを有するブリッジを含
み、前記インデックスが前記ポートを識別し、前記処理
が前記一群のビットを前記ポートに送信することを特徴
とする請求項１記載の装置。 - 【請求項２７】前記プロセッサが、或るネットワークプ
ロトコールにおける前記群から構成されるフィールドを
別のネットワークプロトコール用に翻訳することを特徴
とする請求項26記載の装置。 - 【請求項２８】前記インデックスが発生されている際に
前記ビットストリームのビットを一時的に記憶するため
のリングバッファを含むことを特徴とする請求項１記載
の装置。 - 【請求項２９】前記所定のビットの比較が終了した際に
インタラプト信号を前記処理手段に与える手段を更に含
むことを特徴とする請求項１記載の装置。 - 【請求項３０】ローカルエリアネットワークのノードを
更に含むことを特徴とする請求項１記載の装置。 - 【請求項３１】前記ビットストリームがイーサネットフ
レームからなることを特徴とする請求項１記載の装置。 - 【請求項３２】前記ビットストリームが、イーサネット
フレームおよびIEEE802.3フレームからなり、前記イン
デックスが前記一群のビットがイーサネットフレームか
IEEE802.3フレームであるかを識別することを特徴とす
る請求項１記載の装置。 - 【請求項３３】出力ラインを介しての転送のためにソー
スデータビットを処理する装置が、ソースデータビット
を構成する一群のビット内の所定の位置にあり且つ前記
一群のビットの総数よりも個数が少ない所定のビットを
比較するハードウエア比較器、 比較値のテーブルを前記ストリームの前記所定のビット
との比較のために、前記ハードウエア比較器に与え、テ
ーブル選択制御信号に応答して、内部に記憶される複数
の異なるテーブルの内の一つを与える様にプログラム可
能な比較値入力手段、 前記ハードウエア比較器から比較出力を受信し、前記比
較出力によって指示された前記所定のビットの状態に基
づいてインデックスを発生するインデックス発生器、 前記インデックスをアクセスし、前記ソースデータビッ
トを転送されるべきビットストリームに変換する前に、
複数の異なる方法の一つで前記ソースデータビットの前
記群を変形するプロセッサから成ることを特徴すとる装
置。 - 【請求項３４】前記インデックスが、転送されるべき１
フレーム内に装置されるべき転送データを識別すること
を特徴する請求項33記載の装置。 - 【請求項３５】前記転送データが、スタート位置信号お
よびフィールド選択アパーチャ信号によって記述される
フィールドの前記フレーム内に設置されることを特徴と
する請求項34記載の装置。 - 【請求項３６】複数の可能な状態を有し且つ入力ライン
を介して受信されるビットストリームをフィルタリング
する回路が、 前記ストリームを構成する一群のビットの所定の位置に
あり且つ前記一群のビットの総数よりも個数が少ないビ
ットストリームの第１の所定のビットを比較するハード
ウエア比較器、 比較値テーブルを、前記ストリームの前記所定のビット
と比較するために前記ハードウエア比較器に与え、テー
ブル選択制御信号に応答して、内部に記憶される複数の
異なるテーブルの内の一つを与えるようにプログラムで
きる比較値入力手段、及び 前記比較器から比較出力を受信し、前記比較出力によっ
て示される前記所定のビットの状態に基づいてインデッ
クスを発生し、前記インデックスが、前記ビットストリ
ームの前記一群のビットが外部プロセッサによって処理
されるべき複数の異なる方法の内の一つを指示するイン
デックス発生器から成ることを特徴とする回路。 - 【請求項３７】前記比較器は、フィールド選択制御信号
に応答して、比較される所定のビットが前記フィルード
選択制御信号の関数である様にプログラムできることを
特徴とする請求項36記載の回路。 - 【請求項３８】前記比較値入力手段が、前記比較値を含
むテーブルエントリが記憶されるテーブルメモリを含む
ことを特徴とする請求項36記載の回路。 - 【請求項３９】テーブルエントリが記憶される別体のメ
モリを更に有し、前記テーブルメモリ内に記憶されるべ
き比較値のテーブル値を含むテーブルエントリを識別す
る制御エントリも、前記テーブルメモリが記憶すること
を特徴とする請求項38記載の回路。 - 【請求項４０】前記比較値入力手段が、前記テーブルメ
モリ内の前記エントリをローディングし、前記テーブル
メモリ内の比較値を前記比較器に与えるためのメモリ状
態マシンを含むことを特徴とする請求項38記載の回路。 - 【請求項４１】前記比較値入力手段が、前記テーブルメ
モリ内の前記エントリをローディングし、前記テーブル
メモリ内の比較値を前記比較器に与え、比較が行なわれ
た後前記エントリを消去して前記テーブルメモリ内に別
のエントリをローディングするメモリ状態マシンを更に
含むことを特徴とする請求項38又は39記載の回路。 - 【請求項４２】複数の状態を有し、入力ラインを介して
受信されるビットストリームの処理方法が、 テーブル選択制御信号に依存して複数の記憶されるテー
ブルから選択されることによって与えられる比較値テー
ブルを、前記ビットストリームを構成する一群のビット
の所定の位置にあり且つ前記一群のビットの総数よりも
個数が少ない前記ストリームの所定のビットと比較する
ためにハードウエア比較器に与え、 ハードウエア比較器を使用する前記ストリームの第１の
所定のビットを比較し、 前記ハードウエア比較器の比較出力によって指示される
前記所定のビットの状態に基づいてインデックスを発生
し、 前記インデックスをアクセスして前記インデックスに基
づいて複数の異なる方法の少なくとも一つの方法により
前記ビットストリームを構成する前記一群のビットを処
理することからなるビットストリームの処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20069888A | 1988-05-31 | 1988-05-31 | |
| US200698 | 1998-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0230249A JPH0230249A (ja) | 1990-01-31 |
| JPH0779345B2 true JPH0779345B2 (ja) | 1995-08-23 |
Family
ID=22742805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132521A Expired - Lifetime JPH0779345B2 (ja) | 1988-05-31 | 1989-05-25 | ビットストリーム処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0344915B1 (ja) |
| JP (1) | JPH0779345B2 (ja) |
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1989
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Patent Citations (2)
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|---|---|---|---|---|
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