JPH02303206A - 高周波電力増幅器 - Google Patents
高周波電力増幅器Info
- Publication number
- JPH02303206A JPH02303206A JP12502489A JP12502489A JPH02303206A JP H02303206 A JPH02303206 A JP H02303206A JP 12502489 A JP12502489 A JP 12502489A JP 12502489 A JP12502489 A JP 12502489A JP H02303206 A JPH02303206 A JP H02303206A
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- JP
- Japan
- Prior art keywords
- gate
- impedance matching
- thin film
- high frequency
- film resistor
- Prior art date
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- Granted
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- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高周波電力増幅器に関し、特にデュアルゲート
電界効果トランジスタを用いた高周波電力増幅器に関す
る。
電界効果トランジスタを用いた高周波電力増幅器に関す
る。
従来、この種の高周波電力増幅器は、デュアルゲート型
電界効果トランジスタ（以下Ｄ−ＦＥＴという）と、そ
の入出力に接続された誘電体基板上に構成されたインピ
ーダンス整合回路及びバイアス電圧供給回路とから成っ
ていた。又、かかる高周波電力増幅器はアイソレータを
介して多段接続されていた。
電界効果トランジスタ（以下Ｄ−ＦＥＴという）と、そ
の入出力に接続された誘電体基板上に構成されたインピ
ーダンス整合回路及びバイアス電圧供給回路とから成っ
ていた。又、かかる高周波電力増幅器はアイソレータを
介して多段接続されていた。
上述した従来の高周波電力増幅器におい１；Ｄ−ＦＥＴ
をソース接地及び第２ゲート高周波的接地で使用した場
合、ドレイン側からＤ−ＦＥＴを見込む高周波における
電圧反射係数はｌに近いか又は１を越え、安定係数（Ｋ
−ｆａｃｔｏｒ）は１より小さくなるので入出力で同時
にインピーダンス整合をとる事ができない欠点がある。
をソース接地及び第２ゲート高周波的接地で使用した場
合、ドレイン側からＤ−ＦＥＴを見込む高周波における
電圧反射係数はｌに近いか又は１を越え、安定係数（Ｋ
−ｆａｃｔｏｒ）は１より小さくなるので入出力で同時
にインピーダンス整合をとる事ができない欠点がある。
第４図を参照してこの現象について説明する。
第４図はＤ−ＦＥＴを２つの単一ゲート電界効果トラン
ジスタ（以下ＦＥＴと呼ぶ）によって等測的に書き表わ
したものである。第２ゲート１０２を含むＦＥＴはソー
スが高周波的に接地されていないために、ドレイン１０
３からの入力信号に対し第２ゲート１０２と第２ゲート
１０２を含むＦＥＴのソースとの間に電位差が発生し、
その相互コンダクタンスによりドレインに出力電力信号
を生じる。即ち、Ｄ−ＦＥＴのドレイン側に反射利得を
生じやすくなる。
ジスタ（以下ＦＥＴと呼ぶ）によって等測的に書き表わ
したものである。第２ゲート１０２を含むＦＥＴはソー
スが高周波的に接地されていないために、ドレイン１０
３からの入力信号に対し第２ゲート１０２と第２ゲート
１０２を含むＦＥＴのソースとの間に電位差が発生し、
その相互コンダクタンスによりドレインに出力電力信号
を生じる。即ち、Ｄ−ＦＥＴのドレイン側に反射利得を
生じやすくなる。
かかる従来の高周波電力増幅器を、直接、多段縦続接続
した場合、前段の高周波電力増幅器の出力インピーダン
スと次段の高周波電力増幅器の入力インピーダンスとで
複素共役整合がとれる周波数において、この多段縦続接
続された高周波電力増幅器の入力端子又は出力端子には
反射利得を生じてしまう欠点があり、入力端子又は出力
端子に反射利得を生じるのを回避するためには段間にア
イソレータを挿入せねばならない欠点がある。
した場合、前段の高周波電力増幅器の出力インピーダン
スと次段の高周波電力増幅器の入力インピーダンスとで
複素共役整合がとれる周波数において、この多段縦続接
続された高周波電力増幅器の入力端子又は出力端子には
反射利得を生じてしまう欠点があり、入力端子又は出力
端子に反射利得を生じるのを回避するためには段間にア
イソレータを挿入せねばならない欠点がある。
第１の発明の高周波電力増幅器は、第１の誘電体基板上
に形成したマイクロストリップからなる入力インピーダ
ンス整合回路と、この入力インピーダンス整合回路に第
１ゲートを接続し第２ゲート及びソースを接地したデュ
アルゲート型電界効果トランジスタと、このデュアルゲ
ート型電界効果トランジスタのドレインに一端を接続し
前記第１の誘電体基板とは必ずしも一体ではない第２の
誘電体基板上に形成した薄膜抵抗と、この薄膜抵抗の他
端に接続し前記第２の誘電体基板上に形成したマイクロ
ストリップからなる出力インピーダンス整合回路とを備
えて構成される。
に形成したマイクロストリップからなる入力インピーダ
ンス整合回路と、この入力インピーダンス整合回路に第
１ゲートを接続し第２ゲート及びソースを接地したデュ
アルゲート型電界効果トランジスタと、このデュアルゲ
ート型電界効果トランジスタのドレインに一端を接続し
前記第１の誘電体基板とは必ずしも一体ではない第２の
誘電体基板上に形成した薄膜抵抗と、この薄膜抵抗の他
端に接続し前記第２の誘電体基板上に形成したマイクロ
ストリップからなる出力インピーダンス整合回路とを備
えて構成される。
第２の発明の高周波電力増幅器は、第１の発明の高周波
電力増幅器を複数個縦続に接続し、接続点における第１
及び第２の誘電体基板を一体にして構成される。
電力増幅器を複数個縦続に接続し、接続点における第１
及び第２の誘電体基板を一体にして構成される。
次に、本発明について図面を参照して説明する。
第１図は第１の発明の一実施例の回路図である。
Ｄ−ＦＥＴ１のソース１０４は接地され、第２ゲート１
０２はコンデンサ５により高周波的に接地される。第２
ゲート１０２０制御電圧印加のための、端子１４は高イ
ンピーダンス線路１１を介し第２ゲート１０２に接続さ
れる。第２ゲートの電圧による増幅特性の制御が不要な
場合は、端子１４及び高インピーダンス線路１１は省か
れる。
０２はコンデンサ５により高周波的に接地される。第２
ゲート１０２０制御電圧印加のための、端子１４は高イ
ンピーダンス線路１１を介し第２ゲート１０２に接続さ
れる。第２ゲートの電圧による増幅特性の制御が不要な
場合は、端子１４及び高インピーダンス線路１１は省か
れる。
Ｄ−ＦＥＴ１の第１ゲート１０１は、誘電体基板１６上
に形成されたマイクロストリップからなるインピーダン
ス整合回路３及び直流電圧阻止の為のコンデンサ６を介
して、高周波信号入力端子８に接続される。
に形成されたマイクロストリップからなるインピーダン
ス整合回路３及び直流電圧阻止の為のコンデンサ６を介
して、高周波信号入力端子８に接続される。
Ｄ−ＦＥＴｌのドレイン１０３は、誘電体基板１７上の
薄膜抵抗２、同じく誘電体基板１７上のマイクロストリ
ップからなるインピーダンス整合回路４及び直流電圧阻
止の為のコンデンサ７を介し、高周波信号出力端子９へ
接続される。高インピーダンス線路ｌＯ及び１２は、そ
れぞれ、第１ゲート１０１及びドレイン１０３へ端子１
３及び１５から直流バイアス電圧を供給するために配さ
れる。
薄膜抵抗２、同じく誘電体基板１７上のマイクロストリ
ップからなるインピーダンス整合回路４及び直流電圧阻
止の為のコンデンサ７を介し、高周波信号出力端子９へ
接続される。高インピーダンス線路ｌＯ及び１２は、そ
れぞれ、第１ゲート１０１及びドレイン１０３へ端子１
３及び１５から直流バイアス電圧を供給するために配さ
れる。
第１ゲー）１０１から薄膜抵抗２とインピーダンス整合
回路４との接続点までの区間の安定係数と薄膜抵抗２の
抵抗値との関係を第２図に示す。
回路４との接続点までの区間の安定係数と薄膜抵抗２の
抵抗値との関係を第２図に示す。
但し、第２図はＤ−ＦＥＴＩのゲート幅が２８０μｍ、
ゲート長が０，３μｍであり、周波数が１４ＧＨｚの場
合のものである。この場合、薄膜抵抗２の抵抗値を約７
Ω以上に設定すれば、安定係数はｌを越え、インピーダ
ンス整合回路３，４によって入出力同時にインピーダン
ス整合をとることができる。
ゲート長が０，３μｍであり、周波数が１４ＧＨｚの場
合のものである。この場合、薄膜抵抗２の抵抗値を約７
Ω以上に設定すれば、安定係数はｌを越え、インピーダ
ンス整合回路３，４によって入出力同時にインピーダン
ス整合をとることができる。
第１図に示す実施例は、以上説明したように入出力同時
にインピーダンス整合をとることができるので、段間に
アイ、ソレータを用いることなく多段接続することがで
きる。
にインピーダンス整合をとることができるので、段間に
アイ、ソレータを用いることなく多段接続することがで
きる。
第３図は第２の発明の一実施例のブロック図である。
第３図に示す実施例は、第１図に示す実施例と同様に構
成した２つの高周波増幅回路を縦続接続し、前段におけ
るＤ−ＦＥＴ１の出力インピーダンス整合回路４と次段
におけるＤ−ＦＥＴ２１の入力インピーダンス整合回路
２３とを同一の誘電体基板１８上に構成した例である。
成した２つの高周波増幅回路を縦続接続し、前段におけ
るＤ−ＦＥＴ１の出力インピーダンス整合回路４と次段
におけるＤ−ＦＥＴ２１の入力インピーダンス整合回路
２３とを同一の誘電体基板１８上に構成した例である。
第２図に示す実施例は、第１図に示す実施例をそのまま
２つ縦続接続するのと比較して、誘電体基板の使用数を
減らすことができる。
２つ縦続接続するのと比較して、誘電体基板の使用数を
減らすことができる。
以上説明したように第１の発明は、Ｄ−ＦＥＴのドレイ
ンに直列に薄膜抵抗を挿入することにより増幅器として
の安定係数を改善し、増幅しようとする周波数で入出力
同時にインピーダンス整合をとることができ、アイソレ
ークなしで多段接続できる効果がある。
ンに直列に薄膜抵抗を挿入することにより増幅器として
の安定係数を改善し、増幅しようとする周波数で入出力
同時にインピーダンス整合をとることができ、アイソレ
ークなしで多段接続できる効果がある。
又、第２の発明は、第１の発明の高周波電力増幅器を多
段接続する際、各段間で前段の出力インピーダンス整合
回路と次段の入力インピーダンス整合回路とを同一誘電
体基板上に形成することにより、誘電体基板の使用数を
減らして部品費用及び組立費用を低減できる効果がある
。
段接続する際、各段間で前段の出力インピーダンス整合
回路と次段の入力インピーダンス整合回路とを同一誘電
体基板上に形成することにより、誘電体基板の使用数を
減らして部品費用及び組立費用を低減できる効果がある
。
第１図は第１の発明の一実施例のブロック図、第２図は
第１図におけるデュアルゲート電界効果トランジスタｌ
のドレインに縦続接続された薄膜抵抗２の抵抗値と安定
係数との関係を示す図、第３図は第２の発明の一実施例
のブロック図、第４図はデュアルゲート電界効果トラン
ジスタの等価回路を示す図である。 ｌ、２１・・・・・・デュアルゲート電界効果トランジ
スタ、２，２２・・・・・・薄膜抵抗、３，４，２３゜
２４・・・・・・インピーダンス整合回路、５，６，７
゜２５．２７・・・・・・コンデンサ、８・・・・・・
高周波信号入力端子、９・・・・・・高周波信号出力端
子、１０，１１゜１２．３０，３１．３２・・・・・・
高インピーダンス線路、１３，１４，１５，３３，３４
，３５・・・・・・直流バイアス電圧供給端子、１６〜
１９・・・・・・誘電体基板、１０１・・・・・・第１
ゲート、１０２・・・・・・第２ゲート、１０３・・・
・・・ドレイン、１０４・・・・・・ソース。 代理人 弁理士 内 原 晋 第 ７ ｉゴ 第 ２ 防
第１図におけるデュアルゲート電界効果トランジスタｌ
のドレインに縦続接続された薄膜抵抗２の抵抗値と安定
係数との関係を示す図、第３図は第２の発明の一実施例
のブロック図、第４図はデュアルゲート電界効果トラン
ジスタの等価回路を示す図である。 ｌ、２１・・・・・・デュアルゲート電界効果トランジ
スタ、２，２２・・・・・・薄膜抵抗、３，４，２３゜
２４・・・・・・インピーダンス整合回路、５，６，７
゜２５．２７・・・・・・コンデンサ、８・・・・・・
高周波信号入力端子、９・・・・・・高周波信号出力端
子、１０，１１゜１２．３０，３１．３２・・・・・・
高インピーダンス線路、１３，１４，１５，３３，３４
，３５・・・・・・直流バイアス電圧供給端子、１６〜
１９・・・・・・誘電体基板、１０１・・・・・・第１
ゲート、１０２・・・・・・第２ゲート、１０３・・・
・・・ドレイン、１０４・・・・・・ソース。 代理人 弁理士 内 原 晋 第 ７ ｉゴ 第 ２ 防
Claims (2)
- （１）第１の誘電体基板上に形成したマイクロストリッ
プからなる入力インピーダンス整合回路と、この入力イ
ンピーダンス整合回路に第１ゲートを接続し第２ゲート
及びソースを接地したデュアルゲート型電界効果トラン
ジスタと、このデュアルゲート型電界効果トランジスタ
のドレインに一端を接続し前記第１の誘電体基板とは必
ずしも一体ではない第２の誘電体基板上に形成した薄膜
抵抗と、この薄膜抵抗の他端に接続し前記第２の誘電体
基板上に形成したマイクロストリップからなる出力イン
ピーダンス整合回路とを備えたことを特徴とする高周波
電力増幅器。 - （２）請求項１記載の高周波電力増幅器を複数個縦続に
接続し、接続点における請求項１記載の第１及び第２の
誘電体基板を一体にしたことを特徴とする高周波電力増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12502489A JPH02303206A (ja) | 1989-05-17 | 1989-05-17 | 高周波電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12502489A JPH02303206A (ja) | 1989-05-17 | 1989-05-17 | 高周波電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02303206A true JPH02303206A (ja) | 1990-12-17 |
| JPH0556041B2 JPH0556041B2 (ja) | 1993-08-18 |
Family
ID=14899967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12502489A Granted JPH02303206A (ja) | 1989-05-17 | 1989-05-17 | 高周波電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02303206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610564A3 (en) * | 1993-01-26 | 1995-01-25 | Sumitomo Electric Industries | Dual gate FET and circuits using it. |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611104A (ja) * | 1984-06-14 | 1986-01-07 | Matsushita Electric Ind Co Ltd | モノリシツク集積回路多段増幅器 |
| JPS61167205A (ja) * | 1985-01-18 | 1986-07-28 | Matsushita Electronics Corp | 半導体装置 |
| JPH0195602A (ja) * | 1987-10-08 | 1989-04-13 | Nec Corp | チップ化モジュール |
-
1989
- 1989-05-17 JP JP12502489A patent/JPH02303206A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611104A (ja) * | 1984-06-14 | 1986-01-07 | Matsushita Electric Ind Co Ltd | モノリシツク集積回路多段増幅器 |
| JPS61167205A (ja) * | 1985-01-18 | 1986-07-28 | Matsushita Electronics Corp | 半導体装置 |
| JPH0195602A (ja) * | 1987-10-08 | 1989-04-13 | Nec Corp | チップ化モジュール |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0610564A3 (en) * | 1993-01-26 | 1995-01-25 | Sumitomo Electric Industries | Dual gate FET and circuits using it. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556041B2 (ja) | 1993-08-18 |
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