JPH02306349A - 主記憶制御装置 - Google Patents
主記憶制御装置Info
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- JPH02306349A JPH02306349A JP1127418A JP12741889A JPH02306349A JP H02306349 A JPH02306349 A JP H02306349A JP 1127418 A JP1127418 A JP 1127418A JP 12741889 A JP12741889 A JP 12741889A JP H02306349 A JPH02306349 A JP H02306349A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- central processing
- data
- information storage
- storage device
- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔４既要〕
主記憶装置のデータを記憶し且つストアイン方式のキャ
ッシュ記憶装置を有する中央処理装置を複数台接続して
構成される情報処理装置の、前記中央処理装置と主記憶
装置間のデータアクセスの制御を行う主記憶制御装置に
関し、 情報処理装置の可用性を向上することを目的とし、 前記複数の中央処理装置それぞれの少なくとも前記キャ
ッシュ記憶装置に格納されているデータの主記憶装置内
のアドレスを有するタグ管理情報記憶部と、 前記複数の中央処理装置から伝えられる、中央処理装置
が停止したことを示す停止情報を、前記複数の中央処理
装置それぞれに対応して記憶する記憶手段と、 前記中央処理装置から主記憶装置にアクセスが有った際
に、前記タグ管理情報記憶部内にアクセス先アドレスが
あり且つ、前記アクセス先アドレスがあるタグ管理情報
記憶部に対応する中央処理装置と前記記憶手段に記憶さ
れている停止した中央処理装置とが一致することを検出
し、前記アクセス要求を出した中央処理装置に伝える検
出手段を有する構成とする。
ッシュ記憶装置を有する中央処理装置を複数台接続して
構成される情報処理装置の、前記中央処理装置と主記憶
装置間のデータアクセスの制御を行う主記憶制御装置に
関し、 情報処理装置の可用性を向上することを目的とし、 前記複数の中央処理装置それぞれの少なくとも前記キャ
ッシュ記憶装置に格納されているデータの主記憶装置内
のアドレスを有するタグ管理情報記憶部と、 前記複数の中央処理装置から伝えられる、中央処理装置
が停止したことを示す停止情報を、前記複数の中央処理
装置それぞれに対応して記憶する記憶手段と、 前記中央処理装置から主記憶装置にアクセスが有った際
に、前記タグ管理情報記憶部内にアクセス先アドレスが
あり且つ、前記アクセス先アドレスがあるタグ管理情報
記憶部に対応する中央処理装置と前記記憶手段に記憶さ
れている停止した中央処理装置とが一致することを検出
し、前記アクセス要求を出した中央処理装置に伝える検
出手段を有する構成とする。
本発明は、ストアイン方式のキャッシュ記憶装置を有す
る中央処理装置（以下ＣＰＵと略す）を複数台接続して
構成される（マルチプロセッサシステム）情報処理装置
の主記憶制御装置に関する。
る中央処理装置（以下ＣＰＵと略す）を複数台接続して
構成される（マルチプロセッサシステム）情報処理装置
の主記憶制御装置に関する。
近年、情報処理装置に於いて、ストアイン方式のキャッ
シュメモリを持つＣＰＵを複数台接続して、マルチプロ
セッサシステムを構成することが行われている。
シュメモリを持つＣＰＵを複数台接続して、マルチプロ
セッサシステムを構成することが行われている。
ストアイソ方式のキャッシュメモリは、各プロセッサの
キャッシュメモリの中にシステムの中に、唯一のデータ
（最新データ）を保持している可能性がある。
キャッシュメモリの中にシステムの中に、唯一のデータ
（最新データ）を保持している可能性がある。
前記複数台のＣＰＵの内、あるＣＰＵに障害が発生し動
作を停止したときは、前記停止したＣＰＵ内のキャッシ
ュメモリの読み出しは不可能となる場合がある。前述の
通り、ストアイン方式のキャッシュメモリは、最新デー
タを保持している。
作を停止したときは、前記停止したＣＰＵ内のキャッシ
ュメモリの読み出しは不可能となる場合がある。前述の
通り、ストアイン方式のキャッシュメモリは、最新デー
タを保持している。
従って、前記停止したＣＰＵ内のキャッシュメモリの最
新データは喪失されることになる。前記喪失されたデー
タが、複数のＣＰＵに関するデータ（即ち、マルチプロ
セッサシステム全体に関する情報、例えば、ＣＰＵ間で
ロックしているデータに関するもの、ＣＰＵ間通間通間
するデータ、ジョブの待ち行列のポインター等）である
場合、マルチプロセッサシステムを正しく動作できない
。
新データは喪失されることになる。前記喪失されたデー
タが、複数のＣＰＵに関するデータ（即ち、マルチプロ
セッサシステム全体に関する情報、例えば、ＣＰＵ間で
ロックしているデータに関するもの、ＣＰＵ間通間通間
するデータ、ジョブの待ち行列のポインター等）である
場合、マルチプロセッサシステムを正しく動作できない
。
よって、複数のＣＰＵ全での動作を停止させる必要があ
る。
る。
従来、ストアイン方式のキャッシュメモリを有するＣＰ
Ｕを複数台使用して構成されるマルチプロセッサシステ
ムでは、あるＣＰＵが停止した場合に、全てのＣＰＵの
動作を停止しなければ成らなかった。
Ｕを複数台使用して構成されるマルチプロセッサシステ
ムでは、あるＣＰＵが停止した場合に、全てのＣＰＵの
動作を停止しなければ成らなかった。
しかし、キャッシコ、メモリに格納されているデータは
最新データではあるものの、全てのＣＰＵに関するもの
ばかりでは無い。よって停止したＣＰＵ内のキャッシュ
メモリに格納されているデータが全てのＣＰ Ｕに関す
るデータを有しているとは限らない。有していたとして
も、前述した様なマルチプロセッサシステム全体に関す
る情報（例えば、ＣＰＵ間でロックしているデータに関
するもの、ＣＰ ｔＪ間通信に関するデータ、ジョブの
待ち行列のポインター等）では無く、複数のＣＰ ｔＪ
で処理されるジョブに関するデータの場合もある。
最新データではあるものの、全てのＣＰＵに関するもの
ばかりでは無い。よって停止したＣＰＵ内のキャッシュ
メモリに格納されているデータが全てのＣＰ Ｕに関す
るデータを有しているとは限らない。有していたとして
も、前述した様なマルチプロセッサシステム全体に関す
る情報（例えば、ＣＰＵ間でロックしているデータに関
するもの、ＣＰ ｔＪ間通信に関するデータ、ジョブの
待ち行列のポインター等）では無く、複数のＣＰ ｔＪ
で処理されるジョブに関するデータの場合もある。
つまり、最新データは喪失されるものの全てのＣＰ Ｕ
を停止する迄も無い場合でも、複数ＣＰＵ全てを停止し
ていた。
を停止する迄も無い場合でも、複数ＣＰＵ全てを停止し
ていた。
即チ、１台のＣＰＵの障害でシステム全体の停止に繋が
り、システムの可用性が低下してしまうという問題を生
じていた。
り、システムの可用性が低下してしまうという問題を生
じていた。
従って、本発明の目的は」二記課題を悉く解決し、可用
性が著しく高くすることである。
性が著しく高くすることである。
（課題を解決する為の手段〕
前記の目的を達成する為に、本発明は、主記憶装置のデ
ータを記憶し且つスト・アイン方式のキャッシュ記憶装
置を有する中央処理装置を複数台接続して構成される情
報処理装置の、前記中央処理装置と主記憶装置間のデー
タアクセスの制御を行う主記憶制御装置に於いて、前記
複数の中央処理装置それぞれの少なくとも前記キャッシ
ュ記憶装置に格納されているデータの主記憶装置内のア
ドレスを有するタグ管理情報記憶部と、前記複数の中央
処理装置から伝えられる、中央処理装置が停止したこと
を示す停止情報を、前記複数の中央処理装置それぞれに
対応して記憶する記憶手段と、前記中央処理装置から主
記憶装置にアクセスが有った際に、前記タグ管理情報記
憶部内にアクセス先アドレスがあり且つ、前記アクセス
先アドレスがあるタグ管理情報記憶部に対応する中央処
理装置と前記記憶手段に記憶されている停止した中央処
理装置とが一致することを検出し、前記アクセス要求を
出した中央処理装置に伝える検出手段を有する構成とす
る。
ータを記憶し且つスト・アイン方式のキャッシュ記憶装
置を有する中央処理装置を複数台接続して構成される情
報処理装置の、前記中央処理装置と主記憶装置間のデー
タアクセスの制御を行う主記憶制御装置に於いて、前記
複数の中央処理装置それぞれの少なくとも前記キャッシ
ュ記憶装置に格納されているデータの主記憶装置内のア
ドレスを有するタグ管理情報記憶部と、前記複数の中央
処理装置から伝えられる、中央処理装置が停止したこと
を示す停止情報を、前記複数の中央処理装置それぞれに
対応して記憶する記憶手段と、前記中央処理装置から主
記憶装置にアクセスが有った際に、前記タグ管理情報記
憶部内にアクセス先アドレスがあり且つ、前記アクセス
先アドレスがあるタグ管理情報記憶部に対応する中央処
理装置と前記記憶手段に記憶されている停止した中央処
理装置とが一致することを検出し、前記アクセス要求を
出した中央処理装置に伝える検出手段を有する構成とす
る。
記憶手段に記憶されている停止したＣＰＵと、前記ＣＰ
Ｕと異なるＣＰＵが主記憶装置に対してメモリアクセス
を要求したアドレスが、主記憶制御部が有するタグ管理
情報記憶部に格納されてぃれば、検出手段は、前記タグ
管理情報記憶部対応するＣＰＵと、前記記憶手段に記憶
されているＣＰ Ｕとの〜・致を判定する。一致してい
れば、前記−ｉｔしていることをメモリアクセスを要求
したＣＰ Ｕに伝える。前記ＣＰＵは一致していれば、
前記メモリアクセス要求をしたデータに関する処理を停
止する。つまり、停止したＣＰＵ内のキャッシュ記憶部
に格納されているデータのアドレスであれば、処理を停
止し、そうでなければ、処理を行うことが可能となる。
Ｕと異なるＣＰＵが主記憶装置に対してメモリアクセス
を要求したアドレスが、主記憶制御部が有するタグ管理
情報記憶部に格納されてぃれば、検出手段は、前記タグ
管理情報記憶部対応するＣＰＵと、前記記憶手段に記憶
されているＣＰ Ｕとの〜・致を判定する。一致してい
れば、前記−ｉｔしていることをメモリアクセスを要求
したＣＰ Ｕに伝える。前記ＣＰＵは一致していれば、
前記メモリアクセス要求をしたデータに関する処理を停
止する。つまり、停止したＣＰＵ内のキャッシュ記憶部
に格納されているデータのアドレスであれば、処理を停
止し、そうでなければ、処理を行うことが可能となる。
第１図及び第２図は、本発明の一実施例のブロック図で
ある。
ある。
１０１．２０１，３０１，４０１はＣＰＵで、１０２．
２０２．３０２゜４０２は前記ＣＰＵそれぞれのキャッ
シュメモリである。１０３．２０３．３０３．４０３は
前記キヤ７ ’／ 、：Ｌ メモリのタグ情報記憶部、
１２．１３．１４．１５はＣＰＵがラノ主記憶制御部５
（以下、ＭＣＵと略す）に前記ＣＰ Ｕｌｏｌ、２０１
，３０１，４０１が停止したことを伝える信号線、４は
ＣＰ Ｕｌｏｌ、２０１，３０１，４０１とＭＣＵＳ間
でデータ転送を行う共通バス、１１はＭＳＵである。第
２図は第１図のＭＣ（Ｊ５の詳しい構成であり、６，７
，８．９はタグ情報記憶部で、それぞれタグ情報記憶部
１０３，２０３，３０３．４０３と同一の内容を有して
いる。１６は共通バス４上を転送されるメモリアクセス
コマンドを受信するレジスタで、メモリアクセスコマン
ドのオペコード部１７及び、メモリアクセスコマンドの
メモリアドレス部１８が格納されている。１９は、各Ｃ
ＰＵから送られてきたチェックストップ信号を保持して
いるレジスタである。２０は、レジスタ１６にあるメモ
リアクセスコマンドが要求しているデータがチェックス
トップ状態にあるＣ Ｐ Ｕ内のキャッシュの中に存在
するか否かを判定して、共通バスに応答コマンドを送出
する論理回路である。第３図は前記論理回路２０の詳し
い構成である。
２０２．３０２゜４０２は前記ＣＰＵそれぞれのキャッ
シュメモリである。１０３．２０３．３０３．４０３は
前記キヤ７ ’／ 、：Ｌ メモリのタグ情報記憶部、
１２．１３．１４．１５はＣＰＵがラノ主記憶制御部５
（以下、ＭＣＵと略す）に前記ＣＰ Ｕｌｏｌ、２０１
，３０１，４０１が停止したことを伝える信号線、４は
ＣＰ Ｕｌｏｌ、２０１，３０１，４０１とＭＣＵＳ間
でデータ転送を行う共通バス、１１はＭＳＵである。第
２図は第１図のＭＣ（Ｊ５の詳しい構成であり、６，７
，８．９はタグ情報記憶部で、それぞれタグ情報記憶部
１０３，２０３，３０３．４０３と同一の内容を有して
いる。１６は共通バス４上を転送されるメモリアクセス
コマンドを受信するレジスタで、メモリアクセスコマン
ドのオペコード部１７及び、メモリアクセスコマンドの
メモリアドレス部１８が格納されている。１９は、各Ｃ
ＰＵから送られてきたチェックストップ信号を保持して
いるレジスタである。２０は、レジスタ１６にあるメモ
リアクセスコマンドが要求しているデータがチェックス
トップ状態にあるＣ Ｐ Ｕ内のキャッシュの中に存在
するか否かを判定して、共通バスに応答コマンドを送出
する論理回路である。第３図は前記論理回路２０の詳し
い構成である。
キャッシュメモリは、ブロックに分割して構成れている
。その各々のブロック毎にキャッシコ、・メモリの管理
情報であるタグ情報をタグ情報記憶部に持っている。タ
グ情報としては、以下のようなものを含む。
。その各々のブロック毎にキャッシコ、・メモリの管理
情報であるタグ情報をタグ情報記憶部に持っている。タ
グ情報としては、以下のようなものを含む。
各ブロックに格納されているデータが、有効か、無効か
を示すフラグ、各ブロックに格納されているデータが、
ＭＳＵのどの位置に対応しているかを示すアドレス情報
、各ブロックに格納されているデータのステータス等で
ある。
を示すフラグ、各ブロックに格納されているデータが、
ＭＳＵのどの位置に対応しているかを示すアドレス情報
、各ブロックに格納されているデータのステータス等で
ある。
ストアイン方式のキャッシュメモリ及びタグ情報記憶部
の動作を節単に説明する。
の動作を節単に説明する。
あるＣＰＵ（仮に１０１とする）の所望のデータが自キ
ャッシュメモリ１０２にある場合には、そこから所望の
データを得る。この時、そのデータに対して変更を加え
る場合には、その旨を他ＣＰＵ２０１，３０１，４０１
に通知する。通知されたＣＰＵ内のキャッシュメモリ２
０２，３０２゜４０２にある場合は、前記通知されたＣ
Ｐ［Ｊのタグ情報記憶部２０３，３０３，４０３の情報
を無効にする。
ャッシュメモリ１０２にある場合には、そこから所望の
データを得る。この時、そのデータに対して変更を加え
る場合には、その旨を他ＣＰＵ２０１，３０１，４０１
に通知する。通知されたＣＰＵ内のキャッシュメモリ２
０２，３０２゜４０２にある場合は、前記通知されたＣ
Ｐ［Ｊのタグ情報記憶部２０３，３０３，４０３の情報
を無効にする。
ＣＰＵｌ０Ｉの自ギャッシュメモリ１０２にデータがな
い場合には、メモリアクセスコマンドを共通バス４に送
出する。このコマンドを各ＣＰＵ２Ｏ５，３０１，４０
１とＭＣＵ３が受信して、要求されたメモリデータが、
他ＣＰＵ２０１，３０１．４０１の何れかのキャッシュ
メモリ２０２゜３０２．４０２に存在すれば、それぞれ
のＣＰＵ２０１．３０１，４０１がデータをＣＰＵｌ０
Ｉに送る。前記キャッシュメモリ２０２，３０２゜４０
２に無い場合は、Ｍ ＣＵ ５が、前記メモリアクセス
コマンドに応答する。
い場合には、メモリアクセスコマンドを共通バス４に送
出する。このコマンドを各ＣＰＵ２Ｏ５，３０１，４０
１とＭＣＵ３が受信して、要求されたメモリデータが、
他ＣＰＵ２０１，３０１．４０１の何れかのキャッシュ
メモリ２０２゜３０２．４０２に存在すれば、それぞれ
のＣＰＵ２０１．３０１，４０１がデータをＣＰＵｌ０
Ｉに送る。前記キャッシュメモリ２０２，３０２゜４０
２に無い場合は、Ｍ ＣＵ ５が、前記メモリアクセス
コマンドに応答する。
さて、上記処理は従来と同様である。
本実施例では、上記一連の処理の間に、レジスタ１６に
共通バスから前記メモリアクセスコマンドを記憶させ、
メモリアドレス１８のアドレスの登録及び無効化を前記
タグ記憶部６，７，８．９に対して、上記ＣＰＵｌ０Ｉ
、２０１，３０１゜４０１のタグ情報記憶部１０３，２
０３，３０３゜４０３と同様の処理を行う。即ち、ＣＰ
ＵＩ ０１゜２０１．３０１，４０１内のタグ記憶部１
０３゜２０３．３０３，４０４のコピーをＭＣＵ３が有
している。
共通バスから前記メモリアクセスコマンドを記憶させ、
メモリアドレス１８のアドレスの登録及び無効化を前記
タグ記憶部６，７，８．９に対して、上記ＣＰＵｌ０Ｉ
、２０１，３０１゜４０１のタグ情報記憶部１０３，２
０３，３０３゜４０３と同様の処理を行う。即ち、ＣＰ
ＵＩ ０１゜２０１．３０１，４０１内のタグ記憶部１
０３゜２０３．３０３，４０４のコピーをＭＣＵ３が有
している。
さて、前記ＣＰＵｌ０Ｉに障害が発生し動作を停止した
とする。
とする。
ＣＰ Ｕ ］、 ０１から障害が発生し停止した（以下
、ＣＰＵの障害による停止状態チェック・ストップ状態
とも言う）ことが、ＭＣＵ３に伝えられる。
、ＣＰＵの障害による停止状態チェック・ストップ状態
とも言う）ことが、ＭＣＵ３に伝えられる。
前記情報はレジスタ１９に格納される。従来では、いず
れかのＣＰＵがチェック・ストップ状態になったら全て
のＣＰＵが処理を停止するが、本実施例では他のＣＰＵ
２０１，３０１，４０１は処理を続行する。
れかのＣＰＵがチェック・ストップ状態になったら全て
のＣＰＵが処理を停止するが、本実施例では他のＣＰＵ
２０１，３０１，４０１は処理を続行する。
前記ＣＰＵＩ２０１，３０１，４０１の内の何れかのＣ
ＰＵ （仮に、２０１とする）の所望のデータが自キャ
ッシュ２０３にある場合には、そこから所望のデータを
得る。この時、そのデータに対して変更を加える場合に
は、その旨を他ＣＰＵ３０１．４０１に通知する。通知
されたＣＰＵ内のキャッシュメモリ３０２，４０２にあ
る場合は、前記通知されたＣＰＵのタグ記憶部３０３，
４０３の情報を無効にする。
ＰＵ （仮に、２０１とする）の所望のデータが自キャ
ッシュ２０３にある場合には、そこから所望のデータを
得る。この時、そのデータに対して変更を加える場合に
は、その旨を他ＣＰＵ３０１．４０１に通知する。通知
されたＣＰＵ内のキャッシュメモリ３０２，４０２にあ
る場合は、前記通知されたＣＰＵのタグ記憶部３０３，
４０３の情報を無効にする。
ＣＰＵ２０１の自キャッシュ２０２にデータがない場合
には、メモリアクセスコマンドを共通バス４に送出する
。このコマンドを各ｃｐｕ３ｏｉ。
には、メモリアクセスコマンドを共通バス４に送出する
。このコマンドを各ｃｐｕ３ｏｉ。
４０１とＭＳＵ５が受信して、要求されたメモリデータ
が、他３０１，４０１の何れかのキャッシュメモリ３０
２，４０２に存在すれば、ＣＰ ｔＪ２０１に送る。
が、他３０１，４０１の何れかのキャッシュメモリ３０
２，４０２に存在すれば、ＣＰ ｔＪ２０１に送る。
前記キャッシュメモリ３０２，４０２に無い場合は、停
止しているＣＰＵｌ０Ｉのキャッシュメモリ１０２にあ
る可能性がある。そこで、ＭＣｔＪ５のタグ情報記憶部
６を見る。前記アドレスがタグ情報記憶部６に存在しな
ければ、従来どおり、ＭＳＵＩＩにアクセスする。
止しているＣＰＵｌ０Ｉのキャッシュメモリ１０２にあ
る可能性がある。そこで、ＭＣｔＪ５のタグ情報記憶部
６を見る。前記アドレスがタグ情報記憶部６に存在しな
ければ、従来どおり、ＭＳＵＩＩにアクセスする。
以下、前記タグ記憶部６に存在した場合を説明する。
タグ情報記憶部６に存在するということは、前記アドレ
スの最新データは停止したＣＰＵｌ０Ｉのキャッシュメ
モリ１０２に存在することになる。
スの最新データは停止したＣＰＵｌ０Ｉのキャッシュメ
モリ１０２に存在することになる。
従って、前記アドレスのデータをＭＳＵＩＩから読み取
り、使用することはできない。
り、使用することはできない。
論理回路２０にはタグ情報記憶部６，７，８゜９からの
アドレスがヒツトしたことを示すヒツト・信号６１，７
１，８１．９１とレジスタ１９からのＣＰＵ停止情報で
あるＣＰＵ停止信号１２″。
アドレスがヒツトしたことを示すヒツト・信号６１，７
１，８１．９１とレジスタ１９からのＣＰＵ停止情報で
あるＣＰＵ停止信号１２″。
１３°、１４”、１５’（それぞれ、ＣＰＵｌ０１．２
０１，３０１，４０１に対応している）とレジスタ１６
からのオペランドコード１７′が入力されている。前記
オペランドコード１７’ がフェッチであり、且つ、ヒ
ットシたタグ情報記憶部６，７，８．９と停止している
Ｃ Ｐ １．Ｊが１０１゜２０１．３０１，４０１がそ
れぞれ一致すれば、論理回路２０はエラーを通知するリ
ターンコマンドを共通バス４を介して、ＣＰＵ２０１に
出力する。
０１，３０１，４０１に対応している）とレジスタ１６
からのオペランドコード１７′が入力されている。前記
オペランドコード１７’ がフェッチであり、且つ、ヒ
ットシたタグ情報記憶部６，７，８．９と停止している
Ｃ Ｐ １．Ｊが１０１゜２０１．３０１，４０１がそ
れぞれ一致すれば、論理回路２０はエラーを通知するリ
ターンコマンドを共通バス４を介して、ＣＰＵ２０１に
出力する。
以下、論理回路２０の構成と動作を説明する。
第３図に示す通り、アンド回路３１，３２，３３゜３４
でそれぞれ、ＣＰＵ停止信号１２°、１３’。
でそれぞれ、ＣＰＵ停止信号１２°、１３’。
１４“、１５゛と、ヒツト信号６１，７１，８１゜９１
の一致をとる。その間、デコーダ５０はオペランドコー
ド１７′が、フェッチかどうかを判定して、フェッチで
あれば、信号を出力する。前記出力された信号と、アン
ド回路３１，３２，３３゜３４の出力の一致を、アンド
回路３８，３７，３６．３５がとり、一致したら共通バ
ス４を介して、ＣＰ［Ｊ２０１にエラーを通知するリタ
ーンコマンドを出力する。
の一致をとる。その間、デコーダ５０はオペランドコー
ド１７′が、フェッチかどうかを判定して、フェッチで
あれば、信号を出力する。前記出力された信号と、アン
ド回路３１，３２，３３゜３４の出力の一致を、アンド
回路３８，３７，３６．３５がとり、一致したら共通バ
ス４を介して、ＣＰ［Ｊ２０１にエラーを通知するリタ
ーンコマンドを出力する。
ＣＰＵ２０１は、前記リターンコマンドを受けると、前
記アドレスが、複数間のｃｐｕで実行されていたジョブ
に関するものであれば、前記ジョブに関連するジョブの
出力を停止する。又、マルチプロセッサシステム全体に
係わる様なデータ（例えば、ＣＰＵ間でロックしている
データに関するもの、ＣＰＵ間通信に関するデータ、ジ
ョブの待ち行列のポインター等）であれば、ＣＰＵ２０
１の処理を停止すると共に、前記停止をＣＰＵ３０１．
４０１に伝える。
記アドレスが、複数間のｃｐｕで実行されていたジョブ
に関するものであれば、前記ジョブに関連するジョブの
出力を停止する。又、マルチプロセッサシステム全体に
係わる様なデータ（例えば、ＣＰＵ間でロックしている
データに関するもの、ＣＰＵ間通信に関するデータ、ジ
ョブの待ち行列のポインター等）であれば、ＣＰＵ２０
１の処理を停止すると共に、前記停止をＣＰＵ３０１．
４０１に伝える。
以上、実施例に従って本発明を説明した。本発明では、
ＣＰＵ４台の場合を説明したがこれに限るものでは無い
、前述の通り、本発明は本発明の要旨に従い種々の変形
が可能であり、本発明はこれらを排除するものでは無い
。
ＣＰＵ４台の場合を説明したがこれに限るものでは無い
、前述の通り、本発明は本発明の要旨に従い種々の変形
が可能であり、本発明はこれらを排除するものでは無い
。
本発明によれば、ストアイン方式のキャッシュメモリを
仔するＣＰＵを複数台結合して構成されるマルチプロセ
ッサ方式において、１台のプロセッサがチェックス１−
ツブ状態になっても、マルチプロセッサシステム全体が
、すぐにチェックストップしなくてもすむことが可能と
なる。マルチプロセッサシステムの可用性を著しく向上
させることが出来る。
仔するＣＰＵを複数台結合して構成されるマルチプロセ
ッサ方式において、１台のプロセッサがチェックス１−
ツブ状態になっても、マルチプロセッサシステム全体が
、すぐにチェックストップしなくてもすむことが可能と
なる。マルチプロセッサシステムの可用性を著しく向上
させることが出来る。
第１図は本発明のブロック図である。第２図は第１図中
のＭＣＵＩＩの構成図である。第３図は第２図中の論理
回路２０の構成図である。 １０１．２０１，３０１，４０１ ・・・ＣＰＵ１０
２、２０２．３０２．４０２ ・・・キャッシュメモ
リ１０３、２０３．３０３．４０３ ・・・タグ記憶
部４・・・共通バス ５・・・ＭＣＵ ６．７，８．９・・・タグ記憶部 １０・・・バス １２、１３．１４．１．５ ・・・信号線１１ ・
・ ・ＭＳＵ １６．１９・・・レジスタ
のＭＣＵＩＩの構成図である。第３図は第２図中の論理
回路２０の構成図である。 １０１．２０１，３０１，４０１ ・・・ＣＰＵ１０
２、２０２．３０２．４０２ ・・・キャッシュメモ
リ１０３、２０３．３０３．４０３ ・・・タグ記憶
部４・・・共通バス ５・・・ＭＣＵ ６．７，８．９・・・タグ記憶部 １０・・・バス １２、１３．１４．１．５ ・・・信号線１１ ・
・ ・ＭＳＵ １６．１９・・・レジスタ
Claims (1)
- 【特許請求の範囲】 主記憶装置（１１）のデータを記憶し且つストアイン方
式のキャッシュ記憶装置（１０２、２０２、３０２、４
０２）を有する中央処理装置（１０１、２０１、３０１
、４０１）を複数台接続して構成される情報処理装置の
、前記中央処理装置（１０１、２０１、３０１、４０１
）と主記憶装置（１１）間のデータアクセスの制御を行
う主記憶制御装置（５）に於いて、 前記複数の中央処理装置（１０１、２０１、３０１、４
０１）それぞれの少なくとも前記キャッシュ記憶装置（
１０２、２０２、３０２、４０２）に格納されているデ
ータの主記憶装置（１１）内のアドレスを有するタグ管
理情報記憶部（６、７、８、９）と、 前記複数の中央処理装置（１０２、２０２、３０２、４
０２）から伝えられる、中央処理装置が停止したことを
示す停止情報を、前記複数の中央処理装置それぞれに対
応して記憶する記憶手段（１９）と、 前記中央処理装置（１０２、２０２、３０２、４０２）
から主記憶装置（１１）にアクセスが有った際に、前記
タグ管理情報記憶部（６、７、８、９）内にアクセス先
アドレスがあり且つ、前記アクセス先アドレスがあるタ
グ管理情報記憶部に（６、７、８、９）対応する中央処
理装置と前記記憶手段（１９）に記憶されている停止し
た中央処理装置とが一致することを検出し、前記アクセ
ス要求を出した中央処理装置に伝える検出手段（２０）
を有することを特徴とする主記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127418A JPH02306349A (ja) | 1989-05-19 | 1989-05-19 | 主記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127418A JPH02306349A (ja) | 1989-05-19 | 1989-05-19 | 主記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306349A true JPH02306349A (ja) | 1990-12-19 |
Family
ID=14959474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127418A Pending JPH02306349A (ja) | 1989-05-19 | 1989-05-19 | 主記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02306349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116681A (ja) * | 2007-11-07 | 2009-05-28 | Nec Corp | マルチプロセッサシステム、マイクロプロセッサ、及びマイクロプロセッサの障害処理方法 |
-
1989
- 1989-05-19 JP JP1127418A patent/JPH02306349A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009116681A (ja) * | 2007-11-07 | 2009-05-28 | Nec Corp | マルチプロセッサシステム、マイクロプロセッサ、及びマイクロプロセッサの障害処理方法 |
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