JPH02306359A - アービトレーシヨン制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 目　　次 Ａ、産業上の利用分野 Ｂ、従来の技術 Ｃ１発明が解決しようとする問題点 Ｄ、課題を解決する手段 Ｙシ、実施例 Ｅ＝１．　　用語の定義 Ｅ−２、プリンタ制御装置 Ｅ−３，アービトレータの詳細 Ｅ−４，フリップフロップ Ｅ−５，シフト・レジスタ Ｅ−６，ラッチ Ｅ−７，まとめ Ｆ１発明の効果 Ａ、産業上の利用分野 本発明は、データを処理するコンピコ、−タ・システム
に関し、特に複数個の非同期のマイクロプロセッサ装置
によってランダム・アクセス・メモリ・ユニットにアク
セスできる新規且つ改良されたアービトレーション（実
行順序指定）システムに関する。

Ｂ、従来の技術 ２個のマイクロプロセッサが大量のメモリを共有するこ
とは、複数個のマイクロプロセッサを有するネットワー
クで通常の用法である。またそのような２個のマイクロ
プロセッサ相互間などで、その共用のメモリへのアクセ
スを制御するためには、アービトレーション・システム
金膜ける必要がある。この問題は、マイクロプロセッサ
が非同期である場合、一層複雑になる。

今日市販されている多数の特注品でない顧客用のコンポ
ーネントであって、各モジコーール毎に種々の容量のメ
モリを含むデュアル・ボートのメモリ制御装置が存在す
るが、非同期のマイクロプロセッサで以ってそれらを使
用しようとすると種々の困難がある。他の問題点は、今
ｌ」市販されているそのようなコンポーネン］・の場合
、それらのコンポーネントに対応するメモリの容量が小
さ過ぎることか、または例えば２つのマイクロプロセッ
サの同期の不一致などのせいで、メモリの制御がその制
御の必要性に一敗しないことである。

従来は、複数個のマイクロプロセッサを用いる装置では
、１つのマイクロプロセッサをメモリ・ユニットに接続
し、他のマイクロプロセッサをそのメモリ・ユニットか
ら外ずのが普通である。他のマイクロプロセッサは、そ
のメモリ・ユニッｌ−が「遊休」状態の間だけそのメモ
リにアクセスすることができる。

もし、その共通のメモリ・ユニットがもつと効果的に利
用できたなら、コンピュータ・ネットワーク全体の効率
が改善されたであろうことはこの技術分野では以前から
知られていた。その後、そのような改善を可能ならしめ
るような種々のシステＪ、や、技法や、装置を開発する
ことが模索されてきた。

例えば、１９７０年代の中頃から１９８０年代の中頃に
かけて、少なくとも２つのメモリを利用する装置の間な
どで１つの共通のメモリを利用する際の全体的な効率を
高めたいという意欲がもつとも高まった。しかし、その
時期に開発された多くの構成は、その共通のメモリへの
アクセスを受伺けなかったマイクロプロセッサを識別す
るし待機」信号を含むシステムを使用していた。

「待機Ｊ信号を用いる構成のマイクロプロセッサは（「
準備未完了」信号を用いる構成のと比較して）、サイク
ルの境い目で機能を停止してしまう。そこで、そのよう
なマイクロプロセッサは他の装置への制御線を解放する
。

初期の１９７７年米国特許第４０６５８０９号には、２
個の同期するＣＰＵとともに、１個の単純なフリップフ
ロップを含み、一方のＣＰＵが稼動中のときは他方のＣ
Ｐ　ｔＪを非稼動にするよ・うそのフリップフロップが
動作するシステムを開示している。これは簡単な演算を
行うだけの環境では効果的であるが、本発明を適用しよ
うとするような複雑な環境では動作しない。

１９７８年６月発行の米国特許第４０９６５７２号は、
メモリのアクセスに競合が往じた場合に、「待機」信号
で以って「ハンドシェーク」システムを利用することを
教示している。共通のメモリをアクセスしたいという要
求には、「承認」又は「待機」信号で応答し、そしてプ
ロセッサがメモリをアクセスするタイミングを与える。

本発明では、以下の説明で次第に明らかとなるように、
要求／承認というハンドシェーク技法を用いない。

１９７８年１０月発行の米国特許第４１２１’２８５号
は、幾つかの装置が共通のユニットをアクセスしなけれ
ばならないとき、同等の優先権が与えられることを教示
している。この構成は優先権を決定するだけであり、本
発明の場合のように、アクセスのタイミングを与えない
。

１９７８年１２月に発行された米国特許第４１２８８８
１号の教示する構成は、各プロセッサ毎に異なる予じめ
決められたアドレスを与え、これで共通のメモリをアク
セスしなければならないつこの構成では、プロセッサ相
互間で優先権を決める必要がないから、本発明と全く異
なる。

１９８５年９月に発行されたもつと近年の米国特許第４
５４２４５４号は「メモリへのアクセスを制御する装置
」と題する。しかしそのシステムは、異なる目的で１つ
のメモリを単一のプロセッサでアクセスするものである
。即ぢ、（１）エラー検知なしに再生、（２）エラー検
知付きで再生、（３）クリア及び（４）読取／書込とい
った４つの異なるモード乃至機能の下でアクセスするこ
とができるようなダイナミック・メモリ・コントローラ
２６を使用することを教示している。

Ｃ０発明が解決しようとする課題 従って、１つの共通のメモリを有するネットワーク中、
２個の非同期のマイクロプロセッサ相互間で効果的に実
行順序を指定する制御が必要なのは、今日でも同じであ
る。本発明は、そのようなアービトレーション（実行順
序指定）制御装置を提供するだけでなく、これらの装置
の通常のコスｊ・を引下げ、しかも、以下で次第に明ら
かになるように、他の望ましい有用な機能を与えるもの
である。

従って、本発明の主たる目的は、非同期のマイクロプロ
セッサで使用できるようなアービＩ・レーション制御装
置を提供することにある。

本発明の他の目的は、２個のマイクロプロセッサに共通
のメモリをアクセスできるアービトレーション・システ
ムを提供することにある。

００課題を解決する手段 簡単に云えば、本発明は、成る所定の限られた月間以上
はいずれのマイク１コプロセツサも排除することなく、
２個のマイクロプロセッサで１個の共通のメモリをアク
セスできるアービトレーション・システムを提供する。

そのために本発明によるアービトレーション・システム
は、１個の共通のメモリ・ユニットにアービトレーショ
ン制御装置を介して接続される２個のマイクロプロセッ
サを含み、その一方のマイクロプロセッサがそのメモリ
にアクセスしているときは、そのメモリにアクセスを要
求している他方のマイクロプロセッサに、「準備未完了
」信号を伝達するような接続をもたせる。この「準備未
完了」信号は、要求中のマイクロプロセッサをそのサイ
クル中は停止させる。そのアービトレーション・システ
ムは、その要求中のマイクロプロセッサが停止された時
点までそのタイミング信号を再度生じさせ、その共通メ
モリのサイクルがアクセスを許容するようｆｊ！、（ｍ
ができ、且つその要求中のマイクロプロセッサがその動
作サイクルを完了することができるようになったとき、
「準備未完了」状態°を除去する。その後、要求中のマ
イクロプロセッサは全マイクロプロセッサ上に存在しな
くなる。それは共通のメモリからの「準備未完了」信号
を受は取るサイクル中の成る時点でそのマイクロプロセ
ッサの通常の動作を停止させる。

「準備未完了」状態が存在し且つアービＩ−ｔｚ−タ制
御装置により制御されているときは、「準備未完了」モ
ードが、１つのマイクロプロセッサの状態である。マイ
クロプロセッサの通常の動作が中断された時点までその
マイクロプロセッサでタイミング手順を再生し、且つ「
準備未完了」状態を除去し、且つそのマイクロプロセッ
サがその中断さｈたサイクルを完了させるのを許容する
と云った種々の動作を制御するのは、アービトレータ制
御装置である。

Ｅ、実施例 Ｅ−１，用語の説明 ＡＩ、Ｅ　　アドレス・ラッチ・イネーブルＡＲＤＹ　
　非同期の準備良し Ｂ　Ｉ（Ｅ　　　バス・高レベル・イネーブルＣＴ　Ｒ
Ｌ　　制御装置 ＤＥＮ　　　データ・バス・イネーブルＤＩＡＣ診断 １）　ＲＶ　　　ドラ・ｆバ ＤＴ／Ｒデータ送信／受信 １２Ｆ　　　　フリップフロップ ＥＰＲＯＭ　　電子的にプログラム可能な読取専用メモ
リ Ｉｌｏ　　　人力／出力 ＩＲＰＴ　　割込み ＬＣ３低位　　メモリ・チップ選択 ＭＣ３中位　　メモリ・チップ選択 Ｎ　　　　インバータ回路 ＮＭＩ　　　マスク可能な割込み ＯＥ　　　出力イネーブル ＰＣ３端末チップ選択 ＰＴＹ　　　パリティ ＰＴＹ　　ＣＨＫ　　パリティ・チェッカＲＡＭ　　　
ランダム・アクセス・メモリＲＤ　　　　読取り ＲＯＭ　　　読取専用メモリ Ｒ３Ｔ　　　リセッＩ・ ＴＢＡ　　　タスク・バス承認 ＴＢＲタスク・バス要求 ＴＸＣタスク転送完了 ＷＲ書込み ｔＪｃｓ　　　Ｊ二位メモリ・チップ選択ＵＰ　　　マ
イクロプロセッサ ＸＣＶＲ）ランシーバ Ｅ−２，プリンタ制御装置 ここで第１図を参照すると、主マイクロプロセッサ１０
及びタスク・マイクロプロセッサ１１が示されている。

タスク・マイクロプロセッサ１１は幾つかの異なる種類
のデータ処理システムに、プリンタ制御装置とのインタ
ーフェイスを与える。

各々の型のデータ処理システＪ、は、以下で説明する本
発明の態様で個別のタスク・インターフェイス・アダプ
タを必要とする。

本発明で解決しようとする課題は、２個のマ・１′クロ
ブロセツザ１０及び１１により共通メモリ１４へのアク
セスを制御するアービＩ”ｌ−’−Ｉ’１３に関する。

本発明の回路構成の少なくとも１つはタスク・マイクロ
プロセッサが主マイクロプロセッサと通信することがで
きるようにプリンタ装置中で個々に適合されて使用され
る。このようなプリンタ装置の詳細が本発明の一部を形
成しないので、「プリンタ制御装置」という名称だけを
第１図に示す。アービトレータ１３の詳細ば第２図及び
第３図乙こ示す。

Ｅ−３，７−ビトレータの詳細 第２図には、主マイクロプロセッサ１０及びタスク・マ
イクロプロセッサ１１の両方と共通メモリ１４との間の
種々の接続線を示す。共通メモリ１４用の、現在好適と
思われる内部構成も示す。

勿論、この内部構成が本発明の他の用法とともに変える
ことができることも容易に理解できよう。

主マイクロプロセッサ１０が共通メモリ１４へのアクセ
スを得るため、それは制御バス１５、アドレス・バス１
６及びデータ・バス１７ａ及び１７　ｂを用いる。しか
し、もしも主マイクロプロかツサがアクセスしている間
に、タスク・マイクロプロセッサが共通メモリ１４への
アクセスを必要とするならば、アービトレーションのシ
ステムが下記の態様で提供される。これは、以下で説明
するような「競争」の形態である。

第２図及び第３図に於て、共通メモリ１４の各サイクル
の完了時に、バス１日上の「主選沢」と名付けられた信
号が不作動になる。この信号は共通メモリの各サイクル
中は作動であり、各サイクルの終了時には不作動になる
。もしもタスク・マイクロプロセッサが共通メモリ１４
へのアクセスを必要とするならば、作動信号が接続線１
９に与えられ、フリップフロップ装置２０の端末りに与
えられる。「作動」及び「不作動ｊにより、信号がｒ　
Ｉ　Ｊか「０」かを表わすだけである。

主マイクロプロセッサ１０のサイクルの終りに、バス１
８上の信号が不作動になり、フリップフロップ２０上の
「クロック」端子にクロック信号を与える。しかしその
２つのマイクロプロセッサが非同期なので、主クロック
アラｔ・信号との同期を得る必要がある。これを達成す
るために、本発明によれば第２のフリップフロップ装置
２３がＯＲゲート２４に接続され、これを介して、フリ
ップフロップ２０が「オン」のときフリップフロップ装
置２３上の端子りが作動になる。

ここで説明しているサイクル中のこの時点で、フリップ
フロップ２３が「オン」に切換えられる必要があり、ま
たこれを達成するために、２つの信号が必要となる。１
つはフリップフロップ２３の「非オン」端子２５からの
信号であり、もう１つは主クロツクアウト２２からの信
号で、フリップフロップ２３の「クロック」端子への信
号をＡＮＤゲート２６を介して与えるための信号である
。

この条件がこの時点で存在するので、ＡＮＤゲート２６
及びフリップフロップ２３からの出力が「オン」に切換
えられる。

Ｅ−４，フリップフロップ 主クロツクアウト・クロック・パルスは、本発明に従い
、システム全体を調時する信号である。

上述のサイクルは２ステップ手順による。第１に、「タ
スク要求ベンディング」フリップフロップ２０がＦオン
」になる。何故ならば共通メモリ１４ヘアクセスするた
めの２つのマイクロプロセッサ相互間に「競争」がある
からである。第２に、［タスクＲＡＭサイクル・フリッ
プフロップ２３が上述のとおり、ｒオン］になる。今や
フリップフロップ２３がｒオン」に切換えられているの
で、タスク・マイクミコプロセッサが、接続線２２上の
主クロックアウト信号と同期されることになろう。

本発明によれば、タスク要求ベンディング・フリップフ
ロップ２０が使用されるときだけが、競争のあるときで
あることに留意されたい。タスク・マイクロプロセッサ
が共通メモリ１４へのアクセスを要求し、且つ主マイク
ロプロセッサがその共通メモリを使用していないとき、
タスク・マイクロプロセッサを主クロツクアウト信号と
接続線２２上で同期させることが、行なおうとする唯一
のことである。これはＯＲゲート２４への入力接続線２
４ａ上の信号で以って行なわれる。

ＯＲゲート２４への入力接続線２４ａ上に信号を生じる
には、ＡＮＤゲートが２つの信号人力を有する必要があ
る。その１つの信号入力はタスク・マイクロプロセッサ
が共通メモリ１４へのアクセスが必要であることを示す
タスク・バス要求線からの接続線２８１の信号入力であ
る。接続線２９」−の第２の信号入力は主マイクロプロ
セッサが共通メモリを用いていないことを示す。

ここにはただ２つの状況しかない。１つは競争があると
きであり、もう１つは競争がないときである。競争があ
れば、フリップフロップ２０が必要とされ、競争がなけ
ればフリップフロップ２３だけが必要となる。これらの
状況はしかしいずれの場合も、フリップフロップ２３が
使用される。

何故ならばタスク・マイクロプロセッサを、接続線２２
上で主クロツクアウト信号と同ｙｔｘさせる同期手順を
開始することが必要となるからである。

従って、タスク・マイクロプロセッサの主クロツク信号
との同期は、上述のとおり、フリップフロップ２３を先
ず「オン」に切換えることによって達成される。ここで
接続線３０が「作動」信号を有し、これがＡＮＤゲート
３１の１つの端子に与えられる。

全てのシステムはその動作を、整然と且つ予測し得る態
様で制御するクロックをもつ必要がある。

本発明のシステムは、線２２上に主クロツクアウト信号
を使用する。それは本発明では、プリンタ装置で使用さ
れるものとして予め定められた周波数の自由走行するク
ロックであり、７．５メガメルク、即ち１３３ナノ秒毎
に１回というサイクルのクロックである。勿論、その周
波数は、特定の用法に対応して設定できる。しかしそれ
はこの用法では基本タロツクであり、プリンタのパワー
がオンに切換えられるときはいつでも走行している。

このフリップフロップ装置２０及び２３は、Ｄ型フリッ
プフロップとして知られた型のものであり、それが「オ
ン」に切換えられる２つの条件がある。第１にＤ端子上
の信号が「作動」状態でなければならない。第２の「ク
ロック」端子のとごろの信号にエツジがなければならな
い。「エツジ」は「クロック」端子上の信号のための遷
移である。他方、端子りのところの信号が「作動」でな
ければ、「クロック」端子のところの遷移がフリップフ
ロップを「オフ」にさせる。

Ｅ−５，シフト・レジスタ シフト・レジスタ３２上の「クロック」は少し異なる。

シフト・レジスタ３２を使用すると、所定の手順か又は
成る種の所望の態様で信号源を提供することになる。こ
こでの用法の場合、シフト・レジスタ３２から出力され
るパルスはｒＡ」乃至Ｉ’ＧＪと名付げられる。そして
これらのパルスはシフト・レジスタ３２上の入力端子「
ＤＪが作動であり、ＡＮＤゲート３１により制御される
状態のときだけ発生される。

ＡＮＤゲート３１は、その入力が満足されるとき、即ち
フリップフロップ２３が「オン」に切換えられるとき、
シフト・レジスタ３２の「ＤＪ端子をｒオン」にする信
号を発生する。またラッチ装置３３が「オフ」に切換え
られるとき接続線３０上に「作動」信号がある。各サイ
クル中のこの時点、即ちそのＡＮＤゲー１−が「作動」
信号乃至ｒ１．を生じるとき、そして主クロックアラ１
へ信号が負から正になるとき、シフｌ−・レジスタ３２
により発生される第１のパルス、ｒＡ」パルスを生じさ
せる。

ここで、次の遷移が「主クロツクアウト」信号上に生じ
るとき、ｒＡｊパルスが終了し、そして「Ｂ」パルスが
現われるというように続いて行く。

このパルス手順は、第４図の線３上にはっきりと示され
る。

各フリップフロップ２０及び２３上の「リセット」端子
の「リセット」機能を説明するため、プリンタ制御装置
での一般のリセット状態によりリセットされることがで
きる。これはＯＲゲート３５ａを介しての接続線３４上
の「マシン・リセット」信号である。このタスク要求ベ
ンディング・フリップフロップ２０は、タスクＲＡＭサ
イクル・ノリツブフロップ２３が「オン」に切換えられ
るとき、論理的にリセツ１−される。タスクＲＡＭサイ
クル・フリップフロップ２３はマシン・リセット信号若
しくはタスク・バス要求ロング信号、若しくはＡＮＤゲ
ート３５ｃからの信号により、Ｏ１１ゲート３５ｂを通
じてリセ・ントされる。ＡＮＤゲート３５ｃからの信号
は、フリップフロップ２３のための通常のリセット信号
である。

接続線３６上の信号で、［主ＡＲＤＹＪとも名イ」けら
れた信号が不作動であれば、主マイクロプロセッサは共
通メモリへのアクセスを得ることができないようにされ
、「準備未完了」にされる。

このような信号は主選択接続線１日上の信号と、「オン
」にされているラッチ３３か又は「オン」にされている
タスクＲＡＭサイクル・フリップフロップ２３かのいず
れか（ＯＲゲート３９による）とに応答してＡＮＤゲー
１−３８によりインバータ３７を介して発生される。

接続線３６上のクロック信号の手段により、主マイクロ
プロセッサは、タスク・マイクロプロセッサがその共通
メモリのサイクルを行なっている間にその共通メモリへ
のアクセスができないよ・うになっている。このサイク
ルの終りに、接続線３０上の信号が不作動になる。何故
ならば、フリップフロップ２３が「オフ」になり、従っ
てこの時点で主マイクロプロセッサが共通メモリのその
サイクルについてのアクセスを得ることができるように
なるからである。

第５図の一番目の、「主クロツクアウト」と名付けられ
た信号波形は、１３３ナノ秒（７，５ＭＨｚ　）のクロ
ック信号を示し、本発明による非同期のタスク・マイク
ロプロセッサはこれに同期される。他の信号波形にも夫
々適宜の名称が付けられているので、人々のコンポーネ
ントの作用が、あまり苦労することなく、容易に読取れ
る。

例えば、２番目の信号には「タスク・バス要求」という
名称が割当てられる。ここで６番目の信号まで下って（
ると、「タスクＲＡＭサイクルＦＦ（フリップフロップ
）」がオンになるのがいつかを示す。このパルスの初め
のところに、「ｌ・２・３」即ち「１・２・非３」が示
されている。

これは言い換えると、この６番目の信号を得るには、１
番目の信号と２番目の信号が必要であり、３番目の信号
が必要ないことを示している。

Ｅ−６，ラッチ 図面の第３図（第３ａ図及び第３＋）図）では、２個の
ラッチ装置４０及び４１がラッチ装置３３のほかに示さ
れていることに留意されたい。各ラッチ装置３３．４０
及び４１は、夫々を「オン」にする、即ち「Ｑ」端子を
作動状Ｂ（即ちｒｌ。

にするための、セント端子ｒＳ、及びリセット端子「Ｒ
」を含む。このことは、ｒセットｊがラッチを「オン」
にし、「リセット」がラッチを「オフ」にすることを意
味する。

先ずラッチ４０を考察すると、シフ］・・レジスタ３２
からの「Ａ」パルスがラッチ４０を「オン」にし、その
「Ｑ」出力端子に作動状態（即ち「１」信号）を与える
。この状態は、２通りのうちの一方である「リセット」
が生じるまで続く。

ＯＲゲート４２は２つの信号のうちの一方若しくは他方
をリセット端子に接続する。ＯＲゲート４２への−Ｆ側
の線は「マシン・リセット」信号に接続される。これは
プリンタ制御装置の一般的な状態によって与えられる。

ＯＲゲート４２への下側の線は、下記で説明するとおり
、本発明により提供される信号のための論理接続線であ
る。

ＡＮＤゲート４３は、シフＩ・・レジスタ３２からの「
ＤＪパルスと、主クロツクアウト信号の反転されたもの
（「Ｎ」で示したインバータ４４参照）とがあるとき、
１つの論理信号を与える。このことが生じるとき、「タ
スク・バス承認」信号線が「Ｉ」から「０」に、即ち「
オフ」になる。

第５図（第５ａ図及び第５ｂ図）を見れば、その８番目
の信号波形図がいつ、どのようにして「オフ」になるか
を示している。

この説明により、他のラッチ装置の動作も容易に理解で
きよう。例えば、ラッチ装置３３の場合、シフト・レジ
スタ３２のＡパルス出力から「Ｓ」端子に直接与えられ
るセット信号によって「オン」にされ、Ｇパルスによっ
て「オフ」にリセットされる。第５図のタイミング・チ
ャートの９番目の信号波形から、そのラッチ装置は、Ａ
パルスの最初からＧパルスの最初まで「オン」になって
いることで分るとおり、もつと長い期間「オン」である
。このＧパルスはＯＲゲート４５を通して接続され、ま
た他の端子は上述の同じ「マシン・リセット」信号を受
ける２ 最後のラッチ装置４１は、もつときめ細かく、メモリ制
御するため論理回路で使用される。これは機能的には、
本発明の目的を達成する際の重要な装置ではな（、本開
示を完結するために加えたものである。このラッチはシ
フト・レジスタ３２からのＢパルスによりセラ１されて
、図示のとおり、タスクＲＡＭゲート・バス上に信号出
力を生じる。このラッチ装置４１は、前述の同じ「マシ
ン・リセット」信号がＯＲゲート４６を経て来た信号か
又はＡＮＤゲート４７からの出力によってリセットされ
る。ＡＮＤゲー１−４７への２つの入力線のうちの１つ
は前述のと同じインバータ４４からであり、もう１つは
シフト・レジスタ３２のＣパルス出力からである。

ここではラッチ装置３３．４０及び４１のみを説明した
が、シフト・レジスタ３２が、必要な制御目的に合せて
、任意の所望の期間、任意の数のパルスを与えることが
できることは容易に理解できよう。このシフ１日レジス
タ３２で構成される１つの重要な目的は、特にタスク・
マイクロプロセッサがアクセスする必要が生じたときは
、主マイクロプロセッサによる共通メモリへのアクセス
を制御することである。

Ｅ−７，まとめ この制御手段により、いずれのマイクロプロセッサも長
期間にわたりそのようなアクセスができないよ・う６．
ニされることはない。本発明によれば、２つのマイクロ
プロセッサはその共通メモリへのアクセスを、各々分は
合った所定の限られた期間、得ることができる。この実
施例では、その限られた期間が、その共通メモリへの１
サイクルに相当する。

本発明によれば、このシフト・レジスタの更に別の重要
な用法は、その２つの非同期のマイクロプロセッサを同
期させることである。シフト・レジスタ３２の「クロッ
ク（ｃｌｋ）」Ｑ子は主マイクロプロセッサの主クロツ
クアウト信号に直接接続され、そのシフト・レジスタ３
２がらの種々のパルス出力が主マイクロプロセッサと同
期される。

前述のＬおり、第２図は「共通メモリ」１４と名付けら
れた特定構成のランダム・アクセス・メモリ（ＲＡＭ）
装置のための種々の人出方接続を示す。この装置は、「
主ｊ及び「タスク」々名付けた２つのマイクロプロセッ
サに共通である。

「タスク」という名称は下記のよ・）なマイクロプロセ
ッサに与えたが、それはホスト・システム全体を第１図
のプリンタ制御装置に相互接続するので、インターフェ
イス若しくはアダプタよりも多くの働きを実際の［タス
クＪはする。従って、便宜上、この説明中では、「タス
ク」という名称はマイクロプロセッサのことを云うもの
と理解できよう。ｉ密に云えば、「タスクコという名称
は、［アダプタ・マイクロプロセッサ・インターフェイ
ス」のことである。

この実施例で使用された主マイクロプロセッサは、イン
テル・コーポレーションから市販されている’Ｉｎｔｅ
ｌ　８０１８６Ｊである。

第２図の特定のランダム・アクセス・メモリ装２１４は
、主マイクロプロセッサで使用される合計３２にバイト
のメモリを有するが、そのうち４にバイトはタスク・マ
イクロプロセッサと共用される。（図中、＊はオプショ
ンを示す。）このランダム・アクセス・メモリ装置はま
た主マ・イクロブロセッザだけが使用できる１６にバイ
トの読取り専用メモリ（ＲＯＭ）を含む。

そのほか第２図に示されるのは、主マイクロプロセッサ
へのパラレル・インターフェイスであり、これはランダ
ム・アクセス・メモリ（ＲＡＭ）及びＲＯＭ（又はＥＰ
ＲＯＭ）をアクセスするためのアドレス信号、制御信号
、及びデータ（２個の両方向バ・イト）信号を含む。主
マイクロプロセッサによるＲＡＭへのアクセスは、タス
ク・マイクロプロセッサによるそのアクセスよりも頻繁
である。何故なら主マイクロプロセッサの全てのワーキ
ング・メモリが第２図の回路中に含まれるからである。

尚、両データ・バイトのためのＲＡＭのアクセスの際、
データの整合性を検証するため、この回路中にパリティ
・チェック回路も含まれることに留意されたい。

第２図には、アドレス信号、制御信号、及びデータ（１
個の両方向バー（））信号より成るタスク・マイクロプ
ロセッサ゛へのパラレル・インターフェイスも示されて
いる。このパラレル・インターフェイスの目的は、主マ
イクロプロセッサと共用する４にバイトのＲＡＭΔ２、
タスク・マイクロプロセッサがアクセスできるようにす
ることである。

この動作中、ＲＡＭのその部分は、２つのマイクロプロ
セッサ間で制御情報及びデータ情報をやりとりするのに
使用されるＪ 第３図について留意されたいのは、タスク・マイクロプ
ロセッサがアクセス要求している間に、主マイクロプロ
セッサがその共通メモリへ、２つの後から後へのアクセ
スを行ない得ないことを指示するためのアービトレーシ
ョン制御を全て含むことである。主マイクロプロセッサ
がＲＡＭをアクセスしている間にタスク・マイクロプロ
セッサーがアクセスを要求するならば、そのタスク・マ
イクロプロセッサは主マイクロプロセッサがそのＲＡＭ
への１サイクルのアクセスを完了するまでは待機しなけ
ればならない。その主マイクロプロセッサ・サイクルの
完了時に、タスク・バス要求信号が、前述のとおり、タ
スクＲＡＭフリップフロップをセットし、そのシフ［〜
・レジスタ３２にラッチ４０を付勢させて、タスク・バ
ス承認信号を生じさせる。この信号が、タスク・リーイ
クルの始まりである。

この時点で、主マイクロプロセッサが、ＲＡＭへのアク
セスの必要性をまだ完了していないと仮定しよう。その
ような場合でも、そのＲＡＭの１サイクルの間「準備未
完了」信号によって保留にされ、その間に、タスク・マ
イクロプロセッサがそのｌサイクルのＲＡＭアクセス時
間を行なえる。

このように、その２つのマイクロプロセッサは、各々が
アクセスの必要性がなくなるまで、交互にＲＡＭをアク
セスする。

この手順により、いずれのマイクロプロセッサも所定の
期間、好適な一実施例ではＲＡＭの１サイクル期間より
長く締出されることはない。尚、両マイクロブロセツザ
が共通メモリへ全く同時にアクセス要求を出した場合、
実施例のアービトレータ即ちアービ！・レーション制御
部は主マイクロプロセッサに優先権を与える。そして１
サイクルのアクセス期間の完了時には、主マイクロプロ
セッサによるアクセスが中断され、ｌサイクルの間、タ
スク・マイクロプロセッサによるアクセスが行なわれる
。

第３図は、上述のルーチンを行なうアービトレーション
制御部を示す。種々の参照文字を図面中に書込んだが、
これらは当業者が容易に理解できるようにするためであ
り、図面の開示全体を補足するだけである。

例えば、第３図中、「主ＡＲＤＹＪと名付けた信号線の
ところにある文字「Ｎ」は、タスク・マイクロプロセッ
サのアクセス・サイクルが進行中に、主マイクロプロセ
ッサを「非準備状態」に保持する働きがあることを示し
ているのを理解されたい。これを実現するのは本実施例
では、「Ｎ」回路が実際はインバータであり、これによ
り所与の信号を反転するからである。

例えば、主マイクロプロセッサが優先権を有するので、
タスク要求ベンディングＦＦは次のことを指示するよう
セットされるだけになる。即ち、そのＦＦは、タスク・
マイクロプロセッサが共通メモリの１サイクルのアクセ
ス期間を要求してきたことを指示し、この指示は主゛７
・イクロプロセンザが共通メモリに関する順番でそのＩ
’＜　Ａ　Ｍをアクセスしている間のみ与えられる。そ
の後、上述のとおり、タスクＲＡＭサイクルＦＦのセッ
トによって示されるその次のメモリ・サイクルの間、タ
スク・マイクロプロセッサがアクセスを許されることに
なる。

第３図の全ての論理回路は、タスク・マイクロプロセッ
サの番のｌＲＡＭサイクルの間、その共通メモリを制御
するためだけに付勢される。主マイクロプロセッサが共
通メモリを用いているとき、第３図の全ての論理回路は
ゲー１−されない。

第４図及び第５図は、両マイクロプロセッサのためのメ
モリ・サイクルとともに、優先権のアービトレーション
に関する夕１゛ミングの詳細を示す。

これらの図面に含まれる全ての文字が、その機能や動作
を十分理解できるように記されていると信じる。例えば
、［シフト・レジスタ１６４」と示した第３図のブロッ
クの動作タイミングは第４図に明確に示しである。

第５ａ図のシーケンスの留意点 １．２番目の信号で示すタスク要求を書込むサイクルと
６番目の信号で示すタスクＲＡ　Ｍサイクルの開始は、
３番目の信号で示すよ・うに主マイクロプロセッサが要
求を出す前である。

２、主マイクロプロセッサは、６番目の信号で示すタス
クＲＡＭサイクルの完了後、遅延した書込サイクルを実
行する。

第５ｂ図のシーケンスの留意点 ■、主マイクロプロセッサが３番目の信号で示す読出し
サイクルを要求し、それを実行する。

２、タスク・マイクロプロセッサが、２番目の信号で示
す読出しサイクルを要求するのは、主マイクロプロセッ
サが３番目の信号のザ・イクルの動作が終了してからで
ある。従って５番目のタスク要求ベンディングＦＦがセ
ットされるのは、４番目の主ＤＥＮ信号がオンでなく、
且つタスク・マイクロプロセッサが６番目の信号で示す
次のＲＡＭサイクルを得るときである。

本発明の１つの特徴によれば、主マイクロプロセッサと
タスク・マイクロプロセッサとの間で、両方向データ通
信を、対応するメモリ・サイクルの必要なしに行なうこ
とができる。これは、第２図に示す主マイクロプロセッ
サの「主／タスク接続」線及び「主ＤＴ／Ｒ，信号の制
御下の「データ・バス１７ａ及び１７ｂを用いて行うこ
とができる。

Ｆ１発明の効果 本発明により、共通メモリを、主マイクロプロセッサと
タスク・マイクロプロセッサとで効果的に使用でき、い
ずれかのマイクロプロセッサが長期間、共通メモリへア
クセスできないということが防止される。

【図面の簡単な説明】

第１図は主マイクロプロセッサとタスク・マイクロプロ
セッサとが共通メモリをアクセスするのを制御するアー
ビトレータを含むプリンタ制御装置のブロック図である
。 第２図は、第２ａ図及び第２ｂ図を組合せて成る、実施
例のアービトレータの接続関係の詳細を共通メモリとと
もに示す説明図である。 第３図は、第３ａ図及び第３ｂ図を組合せて成る、フリ
ップフロップ、シフＩ・・レジスタ及びラッチ等を含む
アービトレータの制御論理回路の詳細を示すブロック図
である。 第４図並びに、第５ａ図及び第５ｂ図を組合せて成る第
５図は、第３図の回路で使用される各種の信号のタイミ
ング・チャー１−である。 １０・・・・主マイクロプロセッサ、１２・・・・タス
ク・マイクロプロセッサ、１３・・・・アービトレータ
、１４・・・・共通メモリ、２０・・・・タスク要求ベ
ンディング・フリップフロップ、２３・・・・タスクＲ
ＡＭサイクル・フリップフロップ、３２・・・・シフト
・レジスタ、３３．４ｏ・・・・ラッチ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（他１名） 旦Ｑ２ ＩＡＩＢＩＣＩＤＩＥＩＦＩＧＩＨＩ 鍋口ｋ ＦＩＧ、５ｂ 手続補正書（方式） ％式％ １、事件の表示 平成　２年　特許願　第１９３９６号 ２、発明の名称 アービトレーシジン制御装置 ３　補正をする者 事件との関係　　特許出願人 住所　アメリカ合衆国１０５０４、＝１−ヨーク州アー
モンク（ｉｔ地なし） 名称　インターナショナル・ビジネス・マシーンズ・コ
ーポレーション ４、代理人 ６、補正の対象 ４、図面の簡単な説明 ７、補正の内容 明細書の第３７頁第７行乃至第１６行の「第２図〜であ
る。」とあるのを下記のとおりに補正する。 「　第２図は、第２ａ図及び第２ｂ図の組合ぜ態様を示
す図である。 第２ａ図及び第２ｂ図は、実施例のアービト１ノータの
接続関係の詳細を共通メモリとともに示す説明図である
。 第３図は、第３８図及び第３ｂ図の組合せ！！Ｉ様を示
す図である。 ＩＩａａ図及び第３ｂ図は、フリップフロップ、シフト
・レジスタ及びラッチ等を含むアービトレータの制譚論
理回路の詳細を示すブロック図である。 第４図は、第３ａ図及び第３ｂ図のｌｉＪ′ＩＮで使用
される各種の信号のタイミング・チャートである。 第５図は、第５８図及び第５ｂ図のＭ合せ態様を示す図
である。 第５８図及び第５ｂ図は、第３ａ図及び第３ｂ１４の回
路で使用される各種の信号のタイミング・チャートであ
る。」

Claims (3)

【特許請求の範囲】
1. （１）２個の非同期のマイクロプロセッサによる１個の
   共通メモリへのアクセスを決定するためのアービトレー
   シヨン制御装置にして、 上記２個のマイクロプロセツサの各々を上記共通メモリ
   に選択的に接続する接続手段と、 上記２個のマイクロプロセッサの両方が上記共通メモリ
   へのアクセスを要求するとき上記接続手段を維持するた
   め所定の期間を決定するクロック手段と、 上記２個のマイクロプロセッサのうちの一方が上記共通
   メモリへのアクセスのため接続されているとき上記２個
   のマイクロプロセッサのうちの他方へ割込むよう上記マ
   イクロプロセッサの各々と接続される制御回路手段とを
   具備するアービトレーシヨン制御装置。
2. （２）データ処理装置とともに使用されるプリンタ装置
   であつて、該プリンタ装置の通常の動作中は複数個の非
   同期のマイクロプロセッサ手段により必要時にアクセス
   されるメモリ手段と、上記アクセスを制御する手段とを
   有する上記プリンタ装置に於て、 上記複数個の非同期のマイクロプロセッサの各々を上記
   メモリ手段に接続する接続手段と、上記メモリ手段の内
   部の動作サイクルを所定の態様で制御するクロック手段
   と、 上記複数個の非同期のマイクロプロセッサ手段のうち所
   定の１つを上記メモリ手段へアクセスできるよう選択す
   るアービトレータ手段であつて、上記選択されたマイク
   ロプロセッサ手段の内部サイクルを、上記メモリ手段の
   内部動作サイクルと同期するように調節し、且つ上記選
   択されたマイクロプロセッサ手段を上記メモリ手段にア
   クセスできるよう接続する上記アービトレータ手段とを
   有するプリンタ装置。
3. （３）複数個の非同期のマイクロプロセッサ手段に共通
   のメモリ手段にプリンタ装置の機能を記憶させ、且つ少
   なくともその１個のマイクロプロセッサ手段には割り込
   みの「準備完了」モードを設けているプリンタ装置のた
   めの制御装置に於て、上記複数個の非同期のマイクロプ
   ロセッサ手段の各々を上記共通メモリ手段に接続する接
   続手段と、 上記共通メモリ手段の内部動作サイクルを調時するため
   上記共通メモリ手段に接続されたクロック手段と、 上記共通メモリ手段にアクセスするための接続があると
   き上記非同期のマイクロプロセッサ手段のうちの所定の
   １つに優先権を与える第１回路手段と、 所定の信号に応答して、非同期のマイクロプロセッサ手
   段の内部タイミングを上記クロック手段と同期させるた
   めの調節を開始する第２回路手段と、 所定の期間後に、上記接続手段に割込む手段とを有し、 これによつて上記複数個の非同期のマイクロプロセッサ
   手段の各々が、上記共通のメモリ手段をアクセスするた
   めの上記所定の期間の１つを有するところのプリンタ装
   置のための制御装置。