JPH0230650U - - Google Patents

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JPH0230650U
JPH0230650U JP10898288U JP10898288U JPH0230650U JP H0230650 U JPH0230650 U JP H0230650U JP 10898288 U JP10898288 U JP 10898288U JP 10898288 U JP10898288 U JP 10898288U JP H0230650 U JPH0230650 U JP H0230650U
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low
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Description

【図面の簡単な説明】
第１図は本考案による誤り監視回路の実施例を
示すブロツク図である。第２図は本考案回路にお
ける多重化のビツト構成の一例を示す図である。
第３図ａは従来の誤り監視回路を示すブロツク図
、第３図ｂは従来の多重化のビツト構成図である
。 ２…信号処理回路、４…送信回路、５…同期回
路、６，９…誤り検出回路、８…多重回路、７，
１０…パリテイ挿入回路、１１，１２，１３，１
４…受信回路、３１，３２，３３，３４…フレー
ム処理回路、１１１…パリテイ計数回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数個の低位のＰＣＭ信号を高位のＰＣＭ信号
    に多重する装置において、低位のＰＣＭ信号の同
    期をとる同期回路、前記同期後の低位のＰＣＭ信
    号のバリテイチエツクを行なう第１の誤り検出回
    路および前記第１の誤り検出回路でのチエツク結
    果に基づき高位の伝送路監視用ビツトによつてバ
    リテイチエツクのための正しいビツト数配列に立
    て直す第１のバリテイ挿入回路からなる複数の受
    信回路と、前記複数の受信回路からの低位のＰＣ
    Ｍ信号の送り先を変更する信号処理回路と、前記
    信号処理回路からの各低位のＰＣＭ信号のフレー
    ム位相をそろえるためのフレーム処理手段と、前
    記フレーム処理手段により処理された送出先毎の
    低位のＰＣＭ信号を同期多重する多重化回路、前
    記同期多重された信号の低位のＰＣＭ信号毎の誤
    り検出を行なう第２の誤り検出回路および前記第
    ２の誤り検出回路でのチエツク結果に基づき、正
    しいパリテイの立て直しをする第２のパリテイ挿
    入回路とからなる送信回路とから構成したことを
    特徴とする誤り監視回路。
JP10898288U 1988-08-19 1988-08-19 誤り監視回路 Expired - Lifetime JPH0633727Y2 (ja)

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JP10898288U JPH0633727Y2 (ja) 1988-08-19 1988-08-19 誤り監視回路

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JPH0230650U true JPH0230650U (ja) 1990-02-27
JPH0633727Y2 JPH0633727Y2 (ja) 1994-08-31

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