JPH02307206A - ウエハアライメントマーク - Google Patents
ウエハアライメントマークInfo
- Publication number
- JPH02307206A JPH02307206A JP1129755A JP12975589A JPH02307206A JP H02307206 A JPH02307206 A JP H02307206A JP 1129755 A JP1129755 A JP 1129755A JP 12975589 A JP12975589 A JP 12975589A JP H02307206 A JPH02307206 A JP H02307206A
- Authority
- JP
- Japan
- Prior art keywords
- wafer alignment
- wafer
- alignment mark
- interlayer insulating
- films
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/501—Marks applied to devices, e.g. for alignment or identification for use before dicing
- H10W46/503—Located in scribe lines
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細化された大容量メモリ集積回路の製造工
程で使用され、特に冗長救済工程で使用されるウェハア
ライメントマークに関するものである。
程で使用され、特に冗長救済工程で使用されるウェハア
ライメントマークに関するものである。
従来の技術
従来のこの種のウェハアライメントマークを、第４図に
基づいて説明する。
基づいて説明する。
半導体集積回路チップ１１は半導体ウェハ１５の上に形
成され、さらに半導体ウェハ１５のスクライブレイン１
２上にウェハアライメントマーク１３．１４が形成され
ている。ウェハアライメントマーク１３゜１４は、冗長
救済回路の中で使用しているヒユーズの形成用マスクに
設けられ、ヒユーズ形成と同時にヒユーズ材料のポリシ
リコンや、ポリサイド（シリサイド／ポリシリコン構造
）の材料で、半導体ウェハ１５の上に形成していｂ０冗
長救済回路の中で使用しているヒユーズを切断加工する
ためのＶ−ザ加工装置は、半導体ウェハ１５の複数箇所
に形成され次りエハアライメントマーク１３によシ、ウ
ェハの水平方向のＹ座標の位置を確定し、続いてウェハ
アライメントマーク１３と直交スルフ１ ハアライメン
トマーク１４により、ウェハの垂直方向のＸ座標の位置
を確定し、確定されたウェハのＸ座標とＹ座標の位置か
ら冗長救済処理で切断するヒユーズの位置を計算して求
めて、切断するヒユーズにレーザ光が照射されるように
半導体ウェハ１５を高精度で移動し、レーザ光の照射に
よって、冗長救済回路の中のヒユーズを切断している。
成され、さらに半導体ウェハ１５のスクライブレイン１
２上にウェハアライメントマーク１３．１４が形成され
ている。ウェハアライメントマーク１３゜１４は、冗長
救済回路の中で使用しているヒユーズの形成用マスクに
設けられ、ヒユーズ形成と同時にヒユーズ材料のポリシ
リコンや、ポリサイド（シリサイド／ポリシリコン構造
）の材料で、半導体ウェハ１５の上に形成していｂ０冗
長救済回路の中で使用しているヒユーズを切断加工する
ためのＶ−ザ加工装置は、半導体ウェハ１５の複数箇所
に形成され次りエハアライメントマーク１３によシ、ウ
ェハの水平方向のＹ座標の位置を確定し、続いてウェハ
アライメントマーク１３と直交スルフ１ ハアライメン
トマーク１４により、ウェハの垂直方向のＸ座標の位置
を確定し、確定されたウェハのＸ座標とＹ座標の位置か
ら冗長救済処理で切断するヒユーズの位置を計算して求
めて、切断するヒユーズにレーザ光が照射されるように
半導体ウェハ１５を高精度で移動し、レーザ光の照射に
よって、冗長救済回路の中のヒユーズを切断している。
発明が解決しようとする課題
しかし、このような従来の構成では、レーザ加工装置に
よるウェハアライメントができないという問題があった
。すなわち、第４図のｂ−ｂ’間の断面図である第５図
に示すよ、うに、スクライプレイン１２は、半導体メモ
リ集積回路チップ１１のシリコン窒化膜やリンドープさ
れたシリコン酸化膜などで形成されるパッシベーション
膜１６ヤ、ポａｙドープされたシリコン酸化膜やシリコ
ン酸化膜（ＳＯＧ ）膜で形成される層間絶縁膜１７を
エツチング除去して形成しており、半導体ウェハ１５の
上に形成されていたウェハアライメントマーク１３ハ、
このエツチングによ９部分的な欠落や、全く無くなった
りすることがあり、ウェハアライメントが正常にできな
くなるという問題があった。
よるウェハアライメントができないという問題があった
。すなわち、第４図のｂ−ｂ’間の断面図である第５図
に示すよ、うに、スクライプレイン１２は、半導体メモ
リ集積回路チップ１１のシリコン窒化膜やリンドープさ
れたシリコン酸化膜などで形成されるパッシベーション
膜１６ヤ、ポａｙドープされたシリコン酸化膜やシリコ
ン酸化膜（ＳＯＧ ）膜で形成される層間絶縁膜１７を
エツチング除去して形成しており、半導体ウェハ１５の
上に形成されていたウェハアライメントマーク１３ハ、
このエツチングによ９部分的な欠落や、全く無くなった
りすることがあり、ウェハアライメントが正常にできな
くなるという問題があった。
本発明は上記問題を解決するものであり、冗長救済処理
工程でのレーザ加工装置などの正常なウェハアライメン
トを可能とするウェハアライメントマークを提供するこ
とを目的とするものである。
工程でのレーザ加工装置などの正常なウェハアライメン
トを可能とするウェハアライメントマークを提供するこ
とを目的とするものである。
課題を解決するための手段
上記問題を解決するため本発明のウェハアライメントマ
ークは、上部と周囲を層間絶縁膜とバッシベーショ＝ｙ
（ＩＭＮ、あるいはパッシベーション保護膜が覆うよう
に選択エツチングで伐されて、スクライプレイン上に形
成されたものである。
ークは、上部と周囲を層間絶縁膜とバッシベーショ＝ｙ
（ＩＭＮ、あるいはパッシベーション保護膜が覆うよう
に選択エツチングで伐されて、スクライプレイン上に形
成されたものである。
作用
上記構成によシ、ヌクフィプレイン上のウェハアライメ
ントマークは、層間絶縁膜の選択エツチング時に、残さ
れるよう、すなわちマスクにょυ覆われて層間絶縁膜の
選択エツチングが行われることによって欠落することが
なく、またパッシベーション膜の選択エツチング時に残
されるよう、すなわちマスクにより覆われてパッシベー
ション膜の選択エツチングが行われることによって欠落
することがない。よって正常なウェハアライメントマー
フカ得うれ、安定したウェハアライメント時の反射光を
得ることができる。
ントマークは、層間絶縁膜の選択エツチング時に、残さ
れるよう、すなわちマスクにょυ覆われて層間絶縁膜の
選択エツチングが行われることによって欠落することが
なく、またパッシベーション膜の選択エツチング時に残
されるよう、すなわちマスクにより覆われてパッシベー
ション膜の選択エツチングが行われることによって欠落
することがない。よって正常なウェハアライメントマー
フカ得うれ、安定したウェハアライメント時の反射光を
得ることができる。
実施例
以下本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例のウェハアライメントマーク
を設けた半導体ウェハの部分平面図、第２図は第１図の
ａ−ａ’断面図である。
を設けた半導体ウェハの部分平面図、第２図は第１図の
ａ−ａ’断面図である。
半導体集積回路チップｌは半導体ウェハ６の上に形成さ
れ、さらに半導体ウェハ６のスクライプレイン２の上に
ウェハアライメントマーク３．７が形成されている。こ
れら半導体ウェハ６のＸ座標、Ｙ座標を確定するための
ウェハアライメントマーク３，７は、冗長救済回路の中
で使用しているヒユーズの形成用マスクに設けられ、ヒ
ユーズ形成と同時にヒユーズ材料のポリシリコンや、ポ
リサイド（シリサイド／ポリシリコン構造）の材料で、
半導体ウェハ６の上に形成している。なお、の高いアル
ミのような配線に使用されている金属△ 材料で、ウェハアライメントマーク３．７を半導体ウェ
ハ６の上に形成してもよい。
れ、さらに半導体ウェハ６のスクライプレイン２の上に
ウェハアライメントマーク３．７が形成されている。こ
れら半導体ウェハ６のＸ座標、Ｙ座標を確定するための
ウェハアライメントマーク３，７は、冗長救済回路の中
で使用しているヒユーズの形成用マスクに設けられ、ヒ
ユーズ形成と同時にヒユーズ材料のポリシリコンや、ポ
リサイド（シリサイド／ポリシリコン構造）の材料で、
半導体ウェハ６の上に形成している。なお、の高いアル
ミのような配線に使用されている金属△ 材料で、ウェハアライメントマーク３．７を半導体ウェ
ハ６の上に形成してもよい。
そして、第２図に示すように、ウェハアライメントマー
ク３（７）の上部と周囲を覆うように半導体集積回路チ
ップ１を保護する層間絶縁膜４（８）とパッシベーショ
ン膜５（９）を形成している。
ク３（７）の上部と周囲を覆うように半導体集積回路チ
ップ１を保護する層間絶縁膜４（８）とパッシベーショ
ン膜５（９）を形成している。
これら層間絶縁膜４．８とパッシベーション膜５．９の
形成方法を説明する。
形成方法を説明する。
まず、ボロンドープされたシリコン酸化膜や、スピンコ
ードされたンリコンガヲス（ＳＯＧ ’）Ｍなどで形成
される層間絶縁膜４．８の選択エツチング工程時に、前
記ウェハアライメントマーク３，７が、スクライプレイ
ン２上にすでに形成しである場合、層間絶縁膜４，８の
選択エツチングマスクでウェハアライメントマーク３，
７を覆い、ウェハアライメントマーク３．７の上に層間
絶縁膜４゜８が残るようにマスクして、選択エツチング
を行う。
ードされたンリコンガヲス（ＳＯＧ ’）Ｍなどで形成
される層間絶縁膜４．８の選択エツチング工程時に、前
記ウェハアライメントマーク３，７が、スクライプレイ
ン２上にすでに形成しである場合、層間絶縁膜４，８の
選択エツチングマスクでウェハアライメントマーク３，
７を覆い、ウェハアライメントマーク３．７の上に層間
絶縁膜４゜８が残るようにマスクして、選択エツチング
を行う。
次に、シリコン窒化膜や、リンドープされたシリコン酸
化膜などで形成されるパッシベーション保Ｕ膜５．９の
選択エツチング工程時に、パッシベーション保護膜５．
９の選択エツチングマスクでウェハアライメントマーク
３，７を覆い、ウェハアライメントマーク３，７の上に
層間絶縁膜４゜８とパッシベーション保護膜５．９が残
るようにマスクして、選択エツチングを行う。
化膜などで形成されるパッシベーション保Ｕ膜５．９の
選択エツチング工程時に、パッシベーション保護膜５．
９の選択エツチングマスクでウェハアライメントマーク
３，７を覆い、ウェハアライメントマーク３，７の上に
層間絶縁膜４゜８とパッシベーション保護膜５．９が残
るようにマスクして、選択エツチングを行う。
このように、ウェハアライメントマーク３．７に上部と
周囲に層間絶縁膜４，８とパッシベーション保護膜５．
９を残すことによって、エツチング時のウェハアライメ
ントマーク３．７の欠落を防止でき、よってウエハアフ
ィメント時ニクエハアライメントマーク３．７から安定
した反射光を得ることができ、精度よくウェハアライメ
ントを行うことができ、たとえば冗畏救済処理工程のレ
ーザ加工装置の安定稼動や、正確な処理を行うことがで
き、従来、発生していた不正確なウェハアライメントに
よる未冗長救済処理の歩留低下を防ぐことが可能となる
という効果を得ることができる。
周囲に層間絶縁膜４，８とパッシベーション保護膜５．
９を残すことによって、エツチング時のウェハアライメ
ントマーク３．７の欠落を防止でき、よってウエハアフ
ィメント時ニクエハアライメントマーク３．７から安定
した反射光を得ることができ、精度よくウェハアライメ
ントを行うことができ、たとえば冗畏救済処理工程のレ
ーザ加工装置の安定稼動や、正確な処理を行うことがで
き、従来、発生していた不正確なウェハアライメントに
よる未冗長救済処理の歩留低下を防ぐことが可能となる
という効果を得ることができる。
なお、本実施例ではウェハアライメントマーク３゜７の
上部と周囲ｌｔ層間絶縁膜４，８とパッシベーション保
護膜５．９で覆っているが、ウェハアライメントマーク
３，７が層間絶縁膜４．８の選択エツチング除去された
スクフイプレイン２の上に形成される場合は、第３図に
示すように、パッシベーション＠獲膜５（９）で上部と
周囲を覆うよウニウェハアライメントマーク３（７）を
形成する。
上部と周囲ｌｔ層間絶縁膜４，８とパッシベーション保
護膜５．９で覆っているが、ウェハアライメントマーク
３，７が層間絶縁膜４．８の選択エツチング除去された
スクフイプレイン２の上に形成される場合は、第３図に
示すように、パッシベーション＠獲膜５（９）で上部と
周囲を覆うよウニウェハアライメントマーク３（７）を
形成する。
発明の効果
以上のように本発明によれば、ウェハアライメントマー
クの上部と周囲？層間絶縁膜やパッシベーション保護膜
が覆うように残すことによって、エツチングによる欠落
を防止することができ、よってウェハアライメントマー
クから安定した反射光を得ることができ、精度よくウェ
ハアライメントを行うことができ、半導体集積回路チッ
プの歩留を向上させることができる。
クの上部と周囲？層間絶縁膜やパッシベーション保護膜
が覆うように残すことによって、エツチングによる欠落
を防止することができ、よってウェハアライメントマー
クから安定した反射光を得ることができ、精度よくウェ
ハアライメントを行うことができ、半導体集積回路チッ
プの歩留を向上させることができる。
第１図は本発明の一実施例によるウェハアライメントマ
ークを設けた半導体ウェハの部分平面図、第２図は第１
図のａ−ａ’断面図、第３図は本発明の他の実施例を示
す第１図のａ−ａ’断面図、第４図は従来のウェハアラ
イメントマークを設けた半導体ウェハの部分平面図、第
５図は第４図のｂ−ｂ’断面図である。 １・・・半導体集積回路チップ、２・・・スクライプレ
イン、３．７・・・ウェハアライメントマーク、４゜８
・・・Ｗ聞納ｆｉ、５．９・・−パッシベーション保護
膜、６・・・半導体ウェハ。 代理人 森 本 義 弘 第２図 第３図 Ｎ４図 Ｍ５図
ークを設けた半導体ウェハの部分平面図、第２図は第１
図のａ−ａ’断面図、第３図は本発明の他の実施例を示
す第１図のａ−ａ’断面図、第４図は従来のウェハアラ
イメントマークを設けた半導体ウェハの部分平面図、第
５図は第４図のｂ−ｂ’断面図である。 １・・・半導体集積回路チップ、２・・・スクライプレ
イン、３．７・・・ウェハアライメントマーク、４゜８
・・・Ｗ聞納ｆｉ、５．９・・−パッシベーション保護
膜、６・・・半導体ウェハ。 代理人 森 本 義 弘 第２図 第３図 Ｎ４図 Ｍ５図
Claims (1)
- １、上部と周囲を層間絶縁膜とパツシベーシヨン保護膜
、あるいはパツシベーシヨン保護膜が覆うように選択エ
ッチングで残されて、スクライプレイン上に形成された
ウエハアライメントマーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129755A JPH02307206A (ja) | 1989-05-22 | 1989-05-22 | ウエハアライメントマーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1129755A JPH02307206A (ja) | 1989-05-22 | 1989-05-22 | ウエハアライメントマーク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307206A true JPH02307206A (ja) | 1990-12-20 |
Family
ID=15017395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1129755A Pending JPH02307206A (ja) | 1989-05-22 | 1989-05-22 | ウエハアライメントマーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307206A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311061A (en) * | 1993-05-19 | 1994-05-10 | Motorola Inc. | Alignment key for a semiconductor device having a seal against ionic contamination |
| US5684333A (en) * | 1993-08-26 | 1997-11-04 | Oki Electric Industry Co., Ltd. | Wafer structure in a semiconductor device manufacturing process |
| US6570263B1 (en) * | 2002-06-06 | 2003-05-27 | Vate Technology Co., Ltd. | Structure of plated wire of fiducial marks for die-dicing package |
| EP1269540A4 (en) * | 2000-03-09 | 2005-03-30 | Silverbrook Res Pty Ltd | MODULAR PRINT HEAD ALIGNMENT SYSTEM |
| US7265033B2 (en) * | 2003-07-02 | 2007-09-04 | Disco Corporation | Laser beam processing method for a semiconductor wafer |
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
-
1989
- 1989-05-22 JP JP1129755A patent/JPH02307206A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311061A (en) * | 1993-05-19 | 1994-05-10 | Motorola Inc. | Alignment key for a semiconductor device having a seal against ionic contamination |
| US5684333A (en) * | 1993-08-26 | 1997-11-04 | Oki Electric Industry Co., Ltd. | Wafer structure in a semiconductor device manufacturing process |
| EP1269540A4 (en) * | 2000-03-09 | 2005-03-30 | Silverbrook Res Pty Ltd | MODULAR PRINT HEAD ALIGNMENT SYSTEM |
| US6570263B1 (en) * | 2002-06-06 | 2003-05-27 | Vate Technology Co., Ltd. | Structure of plated wire of fiducial marks for die-dicing package |
| US7265033B2 (en) * | 2003-07-02 | 2007-09-04 | Disco Corporation | Laser beam processing method for a semiconductor wafer |
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
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