JPH02308356A - Parallel processor - Google Patents
Parallel processorInfo
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- JPH02308356A JPH02308356A JP1128915A JP12891589A JPH02308356A JP H02308356 A JPH02308356 A JP H02308356A JP 1128915 A JP1128915 A JP 1128915A JP 12891589 A JP12891589 A JP 12891589A JP H02308356 A JPH02308356 A JP H02308356A
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野コ
この発明は情報処理装置において、同一機能を有する複
数のユニットから構成され並列処理を行う並列処理装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention relates to a parallel processing device in an information processing device that is configured of a plurality of units having the same function and performs parallel processing.
［従来の技術］
並列処理装置においては、各ユニットのローカルメモリ
間でのデータ転送、および各ユニットのローカルメモリ
と各ユニットが共用する共有メモリとの間でのデータ転
送がなされている。[Prior Art] In a parallel processing device, data is transferred between the local memories of each unit, and between the local memory of each unit and a shared memory shared by each unit.
また、各ユニットは単一周期のクロックで動作しており
、このクロック周期はユニットでの演算処理速度および
上述したメモリの動作速度のどちらか遅い方の速度に合
わせる必要がある。すなわち、アクセスされるローカル
メモリおよび共有メモリの動作速度が各ユニットでの演
算処理速度に比較して遅い場合、クロック周期はメモリ
の動作速度の方に合わせなければならない。これとは逆
に、各ユニットでの演算処理速度がメモリの動作速度に
比較して遅い場合、クロック周期は各ユニットでの演算
処理速度の方にに合わせなければならない。Furthermore, each unit operates with a single-cycle clock, and this clock cycle must match the slower of the arithmetic processing speed of the unit and the above-mentioned memory operation speed. That is, if the operating speed of the local memory and shared memory to be accessed is slower than the arithmetic processing speed of each unit, the clock cycle must be adjusted to the operating speed of the memory. On the contrary, if the processing speed of each unit is slower than the operating speed of the memory, the clock period must be adjusted to the processing speed of each unit.
［発明が解決しようとする課題〕
上述したように従来の並列処理装置においては、クロッ
ク周期を各ユニットでの演算処理速度およびメモリの動
作速度の遅い方に合わせなければならないので、上記両
者のどちらかの性能を充分に活用することができず、ひ
いてはこの並列処理装置の性能を向上させることができ
ない欠点があった。[Problems to be Solved by the Invention] As mentioned above, in conventional parallel processing devices, the clock cycle must be adjusted to the slower one of the arithmetic processing speed of each unit and the memory operating speed. This has the disadvantage that it is not possible to fully utilize this performance, and furthermore, it is not possible to improve the performance of this parallel processing device.
［課題を解決するための手段］ この発明の並列処理装置は次の手段を有している。[Means to solve the problem] The parallel processing device of this invention has the following means.
ａ）データ処理ユニット間の通信を制御するとともに、
データ処理ユニット間の通信を監視して通信状態に対応
した制御信号を出力するユニット間通信制纒監視手段、
ｂ）通信状態に対応した複数種類のクロック周期のクロ
ック信号を発生するクロック発生手段。a) controlling communication between data processing units;
inter-unit communication control monitoring means for monitoring communication between data processing units and outputting a control signal corresponding to the communication state; b) clock generation means for generating clock signals with a plurality of types of clock periods corresponding to the communication state.
Ｃ）ユニット間通信制御監視手段からの制御信号に従っ
て、各データ処理ユニットに供給するクロック信号の切
り替えを指示する制御信号を出力するクロック周期切り
替え指示手段、ｄ）クロック周期切り替え指示手段から
の制御信号に従って、クロック発生手段から入力した複
数種類のクロック信号を各データ処理ユニットに対応し
て切り替えて出力するクロック周期切り替え手段、
ｅ〉クロック周期切り替え手段から入力する複数種類の
クロック信号を各データ処理ユニッｔ〜に供給するクロ
ック分配手段。C) Clock cycle switching instructing means for outputting a control signal instructing switching of clock signals supplied to each data processing unit in accordance with a control signal from the inter-unit communication control monitoring means; d) Control signal from the clock cycle switching instructing means. Accordingly, a clock cycle switching means switches and outputs a plurality of types of clock signals inputted from the clock generation means corresponding to each data processing unit; Clock distribution means for supplying t~.
また、この発明の並列処理装置は、上記のユニット間通
信制御監視手段に代えてデータ処理ユニット間の通信を
制御するユニット間通信制御手段と、データ処理ユニッ
ト間の通信を監視して通信状態に対応した制御信号を出
力するユニット間通信制御監視手段とを有し、クロック
周期切り替え指示手段は、ユニット間通信監視手段から
の制御信号に従って、各データ処理ユニットに供給する
クロック信号の切り替えを指示する制御信号を出力する
。The parallel processing device of the present invention also includes inter-unit communication control means for controlling communication between data processing units in place of the above-mentioned inter-unit communication control monitoring means, and inter-unit communication control means for controlling communication between data processing units, and monitoring communication between data processing units to maintain a communication state. and inter-unit communication control monitoring means for outputting a corresponding control signal, and the clock cycle switching instructing means instructs switching of the clock signal supplied to each data processing unit in accordance with the control signal from the inter-unit communication monitoring means. Outputs a control signal.
［作用］
クロック周期切り替え指示手段は、ユニット間通信制御
監視手段またはユニット間通信監視手段から送出された
制御信号に従って、各データ処理ユニットに供給するク
ロック信号の切り替えを指示する制御信号を出力する。[Operation] The clock period switching instructing means outputs a control signal instructing switching of the clock signal supplied to each data processing unit in accordance with the control signal sent from the inter-unit communication control monitoring means or the inter-unit communication monitoring means.
クロック周期切り替え手段は、この制御信号に従って、
クロック発生手段から入力する複数のクロック信号を各
データ処理ユニットに対応して切り替えるとともに、切
り替えたクロック信号をクロック分配手段を介して各デ
ータ処理ユニットに供給する。According to this control signal, the clock period switching means
A plurality of clock signals inputted from the clock generation means are switched corresponding to each data processing unit, and the switched clock signals are supplied to each data processing unit via the clock distribution means.
［実施例］
次にこの発明の並列処理装置について図面を参照して説
明する。[Example] Next, a parallel processing device of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
第１図において、１〜４は演算処理を行うデータ処理ユ
ニットである。各データ処理ユニット１〜４は、データ
線１００を介して各データ処理ユニット１〜４相互間で
、また、各データ処理ユニット１〜４が共用する共用メ
モリ（図示せず）との間でデータ転送を含む通信動作を
行うようになっている。ここで、データ転送は狭義のデ
ータ転送１例えばＤＭＡ転送などの動作を意味しており
、広義の通信動作に含まれるものである。したがって、
通信動作はなされていてもデータ転送はなされていない
場合がある。In FIG. 1, numerals 1 to 4 are data processing units that perform arithmetic processing. Each of the data processing units 1 to 4 exchanges data between each of the data processing units 1 to 4 via a data line 100 and with a shared memory (not shown) shared by each of the data processing units 1 to 4. It is designed to perform communication operations including transfer. Here, data transfer means an operation such as data transfer 1 in a narrow sense, such as DMA transfer, and is included in communication operation in a broader sense. therefore,
Even if a communication operation is performed, data transfer may not be performed.
５は制御線１１３〜１１６を介してデータ処理ユニット
１〜４と相互に制御信号を授受して各データ処理ユニッ
ト１〜４間でなされる通信動作を制御するユニット間通
信制御監視手段であり、このユニット間通信制御監視手
段５はデータ線１００および制御線１１３〜１１６を監
視し、通信内容、すなわち、リクエストコードや命令コ
ードをデコードして通信動作にデータ転送が伴うことを
認識した場合に信号線１０１を介してクロック周期切り
替え手段８に制御信号を出力するようになっている。Reference numeral 5 denotes inter-unit communication control and monitoring means for transmitting and receiving control signals to and from the data processing units 1 to 4 via control lines 113 to 116 to control communication operations performed between each of the data processing units 1 to 4; This inter-unit communication control monitoring means 5 monitors the data line 100 and the control lines 113 to 116, decodes the communication contents, that is, the request code and the instruction code, and sends a signal when it recognizes that the communication operation involves data transfer. A control signal is output to the clock cycle switching means 8 via a line 101.
６は複数の発振器を有しており、次のクロック信号をク
ロック線１０３を介して出力するようになっている。6 has a plurality of oscillators, and outputs the next clock signal via a clock line 103.
■各データ処理ユニット１〜４での演算処理速度に合わ
せたクロック周期（以下、演算処理用クロック周期とい
う）のクロック信号。(2) A clock signal with a clock period (hereinafter referred to as the arithmetic processing clock period) matching the arithmetic processing speed of each data processing unit 1 to 4.
■アクセスされるローカルメモリおよび共有メモリの動
作速度に合わせたクロック周期（以下、メモリアクセス
用クロック周期という）のクロック信号。■A clock signal with a clock cycle that matches the operating speed of the local memory and shared memory being accessed (hereinafter referred to as the clock cycle for memory access).
７はクロック周期切り替え手段であって、クロック周期
切り替え指示手段８から制御線１０２を介して入力する
制御信号の指示に従って、クロック発生手段６から入力
する演算処理用クロック周期およびメモリアクセス用ク
ロック周期のクロック信号をクロック分配手段９を介し
て各データ処理ユニット１〜４に切り替えて供給するよ
うになっている。Reference numeral 7 denotes a clock period switching means, which changes the arithmetic processing clock period and the memory access clock period input from the clock generation means 6 in accordance with the instructions of the control signal input from the clock period switching instruction means 8 via the control line 102. A clock signal is switched and supplied to each data processing unit 1 to 4 via a clock distribution means 9.
クロック周期切り替え指示手段８は、ユニット間通信制
御監視手段５から制御線１０１を介して入力する制御信
号の指示に従って、クロック周期切り替え手段７に制御
信号を出力するとともに、クロック分配手段９に制御線
１０８を介してパルス抑止信号を出力するようになって
いる。The clock period switching instructing means 8 outputs a control signal to the clock period switching means 7 according to the instruction of the control signal inputted from the inter-unit communication control monitoring means 5 via the control line 101, and also outputs a control signal to the clock distribution means 9 via the control line 101. A pulse suppression signal is output via 108.
クロック分配手段９は、クロック線１０４〜１０７を介
して入力したクロック信号をクロック線１０９〜１１２
を介して各データ処理ユニット１〜４に与えるとともに
、パルス抑止信号を入力したときには各データ処理ユニ
ット１〜４に対するクロック信号の供給を停止するよう
になっている。The clock distribution means 9 distributes the clock signals input via the clock lines 104 to 107 to the clock lines 109 to 112.
The clock signal is supplied to each of the data processing units 1 to 4 via the clock signal, and when the pulse suppression signal is input, the supply of the clock signal to each of the data processing units 1 to 4 is stopped.
次に動作について説明する。Next, the operation will be explained.
まず、データ処理ユニット１〜４がデータ転送以外の処
理動作を行っている場合について説明する。First, a case where the data processing units 1 to 4 are performing processing operations other than data transfer will be described.
ユニット間通信制御監視手段５は、データ線１００を介
して各データ処理ユニット１〜４がデータ転送を行って
いるか否かを監視している。データ転送が行われていな
い場合、ユニット間通信制御監視手段５はクロック周期
切り替え指示手段８に対し信号線１０１を介して、各デ
ータ処理ユニット１〜４に演算処理用クロック周期のク
ロック信号を供給するように指示を与える。この指示を
与えられたクロック周期切り替え手段７は、クロック発
生手段６から出力されるクロック信号の中から演算処理
用クロック周期のクロック信号を選択して各クロック線
１０４〜１０７を介してクロック分配手段９に供給する
。クロック分配手段９は、信号線１０８からパルス抑止
信号を入力していないので、入力し、た演算処理用クロ
ック周期のクロック信号をクロック線１０９〜１１２を
介して各データ処環ユニット１〜４に供給する。The inter-unit communication control monitoring means 5 monitors whether each of the data processing units 1 to 4 is transferring data via the data line 100. When data transfer is not being performed, the inter-unit communication control monitoring means 5 supplies the clock cycle switching instruction means 8 with a clock signal of the arithmetic processing clock cycle to each data processing unit 1 to 4 via the signal line 101. give instructions to do so. The clock cycle switching means 7, which has been given this instruction, selects a clock signal with a clock cycle for arithmetic processing from among the clock signals output from the clock generation means 6, and sends the selected clock signal to the clock distribution means via each clock line 104 to 107. Supply to 9. Since the clock distribution means 9 does not receive the pulse suppression signal from the signal line 108, it sends the input clock signal of the arithmetic processing clock cycle to each data processing unit 1 to 4 via the clock lines 109 to 112. supply
次に、データ処理ユニット１．３の間ではデータ転送動
作を行うが、データ処理ユニット２，４はデータ転送動
作を行わない場合について説明する。Next, a case will be described in which a data transfer operation is performed between data processing units 1 and 3, but data processing units 2 and 4 do not perform data transfer operation.
データ線１００を監視しているユニット間通信制御監視
手段５は、例えばデータ処理ユニット１とデータ処理ユ
ニット３との間でなされている通信動作がデータ転送を
伴うことを認識すると、クロック周期切り替え指示手段
８に対して次のような指示を出す。すなわち、データ処
理ユニット１．３にはメモリアクセス用クロック周期の
クロック信号を与えるとともに、データ処理ユニット２
．４には演算処理用クロック周期のクロック信号を与え
るように切り替えを行うこと。When the inter-unit communication control monitoring means 5 that monitors the data line 100 recognizes that the communication operation being performed between the data processing unit 1 and the data processing unit 3 involves data transfer, for example, it issues a clock cycle switching instruction. Issue the following instructions to means 8. That is, the data processing unit 1.3 is given a clock signal with the memory access clock cycle, and the data processing unit 2.
．． In step 4, switching is performed so as to provide a clock signal with a clock cycle for arithmetic processing.
このようなりロック信号の切り替え指示を受けたクロッ
ク周期切り替え指示手段８は、クロック周期切り替え手
段７に上記指示を与えるとともに、クロック周期切り替
え手段７によってクロック信号の切り替え動作がなされ
ている間、クロック分配手段９に対してパルス抑止信号
を与える。The clock period switching instructing means 8, which has received the lock signal switching instruction in this way, gives the above instruction to the clock period switching means 7, and while the clock period switching means 7 is performing the clock signal switching operation, the clock period switching instructing means 8 provides the clock period switching means 7 with the clock signal switching operation. A pulse inhibit signal is provided to the means 9.
パルス抑止信号を入力したクロック分配手段っけ、クロ
ック信号の切り替え動作がなされている間、各データ処
理ユニット１〜４に対してクロック信号を出力しないの
で、クロック信号の切り替え動作による各データ処理ユ
ニット１〜４の誤動作が防止される。The clock distribution means that inputs the pulse suppression signal does not output a clock signal to each data processing unit 1 to 4 while the clock signal switching operation is being performed, so that each data processing unit due to the clock signal switching operation Malfunctions 1 to 4 are prevented.
クロック周期切り替え手段７によるクロック信号切り替
え動作が終了すると、クロック分配手段９は各データ処
理ユニット１〜４に対してクロック信号の供給を開始す
る。すなわち、クロック周期切り替え手段７によってク
ロック線１．０４ 、１０６に出力されたメモリアクセ
ス用クロック周期のクロック信号は、クロック分配手段
９を介してクロック線１０９ 、１１１を経由し、デー
タ転送を行うデータ処理ユニット１，３に供給される。When the clock signal switching operation by the clock period switching means 7 is completed, the clock distribution means 9 starts supplying clock signals to each data processing unit 1 to 4. That is, the clock signal with the clock period for memory access outputted to the clock lines 1.04 and 106 by the clock period switching means 7 is transmitted via the clock distribution means 9 to the clock lines 109 and 111, and is used as the data for data transfer. It is supplied to processing units 1 and 3.
一方、クロック周期切り替え手段７によってクロック線
１０５ 、１０７に出力された演算処理用クロック周期
のクロック信号は、クロック分配手段９を介してクロッ
ク線１１．０ 、１１２を経由し、データ転送を行わな
いデータ処理ユニット２．４に供給される。On the other hand, the clock signal with the arithmetic processing clock period outputted to the clock lines 105 and 107 by the clock period switching means 7 passes through the clock distribution means 9 and the clock lines 11.0 and 112, and no data transfer is performed. A data processing unit 2.4 is supplied.
すなわち上述したように、データ処理ユニット１．３の
間ではデータ転送動作を行うが、データ処理ユニット２
．４はデータ転送動作を行わない場合、データ処理ユニ
ット１，３にはメモリアクセス用クロック周期のクロッ
ク信号が供給されるとともに、データ処理ユニット２．
４には演算処理用クロック周期のクロック信号が供給さ
れる。That is, as mentioned above, data transfer operation is performed between data processing units 1 and 3, but data processing unit 2
．． When data transfer operation is not performed, data processing units 1 and 3 are supplied with a clock signal having a clock cycle for memory access, and data processing units 2 and 4 are supplied with a clock signal having a memory access clock cycle.
4 is supplied with a clock signal having a clock period for arithmetic processing.
すなわち、データ転送が行われるデータ処理ユニットに
はメモリの動作速度に合わせたクロック信号が供給され
るとともに、データ転送が行われないデータ処理ユニッ
トにはデータ処理ユニットの演算処理速度に合わせたク
ロック信号が供給されるので、メモリの動作速度および
データ処理ユニットの演算処理速度の両者を最大にして
使用することが可能である。In other words, a data processing unit that transfers data is supplied with a clock signal that matches the operating speed of the memory, and a data processing unit that does not transfer data is supplied with a clock signal that matches the arithmetic processing speed of the data processing unit. , it is possible to maximize both the operating speed of the memory and the arithmetic processing speed of the data processing unit.
次に、この発明の他の実施例について説明する。第２図
はこの発明の他の実施例を示すブロック図であり、第１
図と同一符号は相当する部分を示し、その説明を省略す
る。Next, other embodiments of the invention will be described. FIG. 2 is a block diagram showing another embodiment of the present invention.
The same reference numerals as those in the figures indicate corresponding parts, and the explanation thereof will be omitted.
１０は制御線１１３〜１１６を介してデータ処理ユニッ
ト１〜４と相互に制御信号を授受して各データ処理ユニ
ット１〜４間でなされる通信動作を制御するユニット間
通信制御手段である。１１はデータ線１００および制御
線１１３〜１１６を監視し、通信内容をデコードして通
信動作にデータ転送か伴う場合に信号線１０１を介して
クロック周期切り替え指示手段８に制御信号を出力する
ユニット間通信監視手段である。クロック周期切り替え
指示手段８は、ユニット間通信監視手段１１から制御線
１０１を介して入力する制御信号の指示に従って、クロ
ック周期切り替え手段７に制御信号を出力するとともに
、クロック分配手段９に制御線１０８を介してパルス抑
止信号を出力するようになっている。Reference numeral 10 denotes inter-unit communication control means for controlling communication operations performed between the data processing units 1-4 by transmitting and receiving control signals to and from the data processing units 1-4 via control lines 113-116. 11 is an inter-unit unit that monitors the data line 100 and control lines 113 to 116, decodes the communication content, and outputs a control signal to the clock cycle switching instruction means 8 via the signal line 101 when the communication operation involves data transfer. It is a communication monitoring means. The clock period switching instructing means 8 outputs a control signal to the clock period switching means 7 according to the instruction of the control signal input from the inter-unit communication monitoring means 11 via the control line 101, and also outputs the control signal to the clock distribution means 9 via the control line 108. It is designed to output a pulse suppression signal via.
この実施例において第１図と異なる点は次の２点であり
、その他の点については動作上置なる点はない。したが
って、他の動作についての説明は省略する。This embodiment differs from FIG. 1 in the following two points, and there are no operational differences in other points. Therefore, descriptions of other operations will be omitted.
■第１図のユニット間通信制御監視手段５が、第２図で
はユニット間通信制御手段１０およびユニット間通信監
視手段１１の２つに分割されている点、
■クロック周期切り替え指示手段８が、第１図ではユニ
ット間通信制御監視手段５からの制御信号に従って動作
するのに対して、第２図ではユニット間通信監視手段１
１からの制御信号に従って動作する点。■ The inter-unit communication control monitoring means 5 in FIG. 1 is divided into two parts, the inter-unit communication control means 10 and the inter-unit communication monitoring means 11 in FIG. In FIG. 1, the unit operates according to a control signal from the inter-unit communication control monitoring means 5, whereas in FIG.
A point that operates according to a control signal from 1.
なお、この実施例においても前述した第１図の実施例と
全く同様な効果を得ることができることはいうまでもな
い。It goes without saying that this embodiment can also provide the same effects as the embodiment shown in FIG. 1 described above.
［発明の効果］
以上説明したようにこの発明の並列処理装置によれば、
クロック周期切り替え指示手段は、ユニット間通信制御
監視手段またはユニット間通信監視手段から送出された
制御信号に従って、各データ処理ユニットに供給するク
ロック信号の切り替えを指示する制御信号を出力する。[Effects of the Invention] As explained above, according to the parallel processing device of the present invention,
The clock cycle switching instructing means outputs a control signal instructing switching of the clock signal supplied to each data processing unit in accordance with a control signal sent from the inter-unit communication control monitoring means or the inter-unit communication monitoring means.
クロック周期切り替え手段は、この制御信号に従って、
クロック発生手段から入力する複数のクロック信号を各
データ処理ユニットに対応して切り替えるとともに、切
り替えたクロック信号をクロック分配手段を介して各デ
ータ処理ユニットに供給する。According to this control signal, the clock period switching means
A plurality of clock signals inputted from the clock generation means are switched corresponding to each data processing unit, and the switched clock signals are supplied to each data processing unit via the clock distribution means.
したがって、各データ処理ユニット間で行われる通信に
伴ってデータ転送がなされるときにはデータ転送を行う
データ処理ユニットにメモリの動作速度に合わせたクロ
ック信号を供給するとともに、各データ処理ユニッ１−
間で行われる通信に伴ってデータ転送がなされないとき
にはデータ転送が行われないデータ処理ユニットにデー
タ処理ユニットの演算処理速度に合わせたクロック信号
を供給した場合、メモリの動作速度およびデータ処理ユ
ニットの演算処理速度の両者を最大にして使用すること
が可能となり、並列処理装置の性能の向上を図ることが
可能となる。Therefore, when data is transferred as a result of communication between each data processing unit, a clock signal matched to the operating speed of the memory is supplied to the data processing unit performing the data transfer, and each data processing unit 1-
Data transfer is not performed when data is not transferred due to communication between It becomes possible to maximize both arithmetic processing speeds and improve the performance of the parallel processing device.
第１図はこの発明の一実施例を示すブロック図、第２図
は他の実施例を示すブロック図である。
１〜４・・・−ｊ’−９９ＵＭユニット、５・・・ユニ
ット間通信制御監視手段、６・・・クロック発生手段、
７・・・クロック周期切り替え手段、８・・・クロック
切り替え指示手段、９・・・クロック分配手段、１０・
・・ユニット間通信制御手段、１１・・・ユニット間通
信監視手段、１００・・・データ線、１０１ 、１０２
、１０８ 、１１３〜１１６・・・制御線、１０３〜
１０７ 、１０９〜１１２・・・クロック線。FIG. 1 is a block diagram showing one embodiment of the invention, and FIG. 2 is a block diagram showing another embodiment. 1-4...-j'-99UM unit, 5... Inter-unit communication control monitoring means, 6... Clock generation means,
7... Clock cycle switching means, 8... Clock switching instruction means, 9... Clock distribution means, 10.
...Inter-unit communication control means, 11... Inter-unit communication monitoring means, 100... Data line, 101, 102
, 108 , 113-116... control line, 103-
107, 109-112...Clock lines.
Claims (2)
し、これらの複数のデータ処理ユニットが複数の処理を
同時にまたは並列に行う並列処理装置において、 データ処理ユニット間の通信を制御するとともに、デー
タ処理ユニット間の通信を監視して通信状態に対応した
制御信号を出力するユニット間通信制御監視手段と、 通信状態に対応した複数種類のクロック周期のクロック
信号を発生するクロック発生手段と、ユニット間通信制
御監視手段からの制御信号に従って、各データ処理ユニ
ットに供給するクロック信号の切り替えを指示する制御
信号を出力するクロック周期切り替え指示手段と、 このクロック周期切り替え指示手段からの制御信号に従
って、クロック発生手段から入力した複数種類のクロッ
ク信号を各データ処理ユニットに対応して切り替えて出
力するクロック周期切り替え手段と、 このクロック周期切り替え手段から入力する複数種類の
クロック信号を各データ処理ユニットに供給するクロッ
ク分配手段と を有することを特徴とする並列処理回路。(1) In a parallel processing device that has multiple data processing units with the same function, and these multiple data processing units perform multiple processes simultaneously or in parallel, the communication between the data processing units is controlled, and the An inter-unit communication control monitoring means for monitoring communication between processing units and outputting a control signal corresponding to the communication state; a clock generation means for generating clock signals with a plurality of types of clock periods corresponding to the communication state; Clock cycle switching instructing means for outputting a control signal instructing switching of clock signals supplied to each data processing unit in accordance with a control signal from the communication control monitoring means; and clock generation in accordance with the control signal from the clock cycle switching instructing means. a clock period switching means for switching and outputting a plurality of types of clock signals input from the means corresponding to each data processing unit; and a clock supplying a plurality of types of clock signals input from the clock period switching means to each data processing unit. 1. A parallel processing circuit comprising: distribution means.
し、これらの複数のデータ処理ユニットが複数の処理を
同時にまたは並列に行う並列処理装置において、 データ処理ユニット間の通信を制御するユニット間通信
制御手段と、 データ処理ユニット間の通信を監視して通信状態に対応
した制御信号を出力するユニット間通信監視手段と、 通信状態に対応した複数種類のクロック周期のクロック
信号を発生するクロック発生手段と、ユニット間通信監
視手段からの制御信号に従って、各データ処理ユニット
に供給するクロック信号の切り替えを指示する制御信号
を出力するクロック周期切り替え指示手段と、 このクロック周期切り替え指示手段からの制御信号に従
つて、クロック発生手段から入力した複数種類のクロッ
ク信号を各データ処理ユニットに対応して切り替えて出
力するクロック周期切り替え手段と、 このクロック周期切り替え手段から入力する複数種類の
クロック信号を各データ処理ユニットに供給するクロッ
ク分配手段と を有することを特徴とする並列処理回路。(2) Inter-unit communication that controls communication between data processing units in a parallel processing device that has multiple data processing units with the same function and these multiple data processing units perform multiple processes simultaneously or in parallel. a control means; an inter-unit communication monitoring means for monitoring communication between the data processing units and outputting a control signal corresponding to the communication state; and a clock generation means for generating clock signals with a plurality of types of clock periods corresponding to the communication state. and a clock cycle switching instructing means for outputting a control signal instructing switching of the clock signal supplied to each data processing unit in accordance with a control signal from the inter-unit communication monitoring means; Therefore, there is provided a clock period switching means for switching and outputting a plurality of types of clock signals inputted from the clock generation means corresponding to each data processing unit, and a clock period switching means for switching and outputting a plurality of types of clock signals inputted from the clock generation means corresponding to each data processing unit, and a clock period switching means for switching and outputting a plurality of types of clock signals inputted from the clock period switching means for each data processing unit. A parallel processing circuit comprising clock distribution means for supplying clocks to the units.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128915A JPH02308356A (en) | 1989-05-24 | 1989-05-24 | Parallel processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128915A JPH02308356A (en) | 1989-05-24 | 1989-05-24 | Parallel processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308356A true JPH02308356A (en) | 1990-12-21 |
Family
ID=14996518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128915A Pending JPH02308356A (en) | 1989-05-24 | 1989-05-24 | Parallel processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308356A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304400A (en) * | 1992-04-27 | 1993-11-16 | Matsushita Electric Ind Co Ltd | Mounted board visual inspection device |
| JP2010004123A (en) * | 2008-06-18 | 2010-01-07 | Canon Inc | Communication controller, communication control method, program and storage medium |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243060A (en) * | 1986-04-16 | 1987-10-23 | Nec Corp | Central processing unit |
-
1989
- 1989-05-24 JP JP1128915A patent/JPH02308356A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243060A (en) * | 1986-04-16 | 1987-10-23 | Nec Corp | Central processing unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304400A (en) * | 1992-04-27 | 1993-11-16 | Matsushita Electric Ind Co Ltd | Mounted board visual inspection device |
| JP2010004123A (en) * | 2008-06-18 | 2010-01-07 | Canon Inc | Communication controller, communication control method, program and storage medium |
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