JPH02308532A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH02308532A JPH02308532A JP1128652A JP12865289A JPH02308532A JP H02308532 A JPH02308532 A JP H02308532A JP 1128652 A JP1128652 A JP 1128652A JP 12865289 A JP12865289 A JP 12865289A JP H02308532 A JPH02308532 A JP H02308532A
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- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
（産業上の利用分野）
本発明は、半導体のエツチングの際にスペーサが適正に
除去され半導体基板およびゲートへの損傷を防止するよ
うにした半導体装置の製法および該製法による半導体装
置にｆ！Ａ−ｄるものである。
除去され半導体基板およびゲートへの損傷を防止するよ
うにした半導体装置の製法および該製法による半導体装
置にｆ！Ａ−ｄるものである。
（従来の技術）
一般にＭＯ８型トランジスタのＬＤＤ構造を形成するた
めに非ドープのポリシリコン・スペーサを用いるのが誘
過である。づなわちポリシリコンのゲートを形成してか
ら後酸化を行ない、低濃度の不純物を注入した後、酸化
膜上にポリシリコンを堆積させる。
めに非ドープのポリシリコン・スペーサを用いるのが誘
過である。づなわちポリシリコンのゲートを形成してか
ら後酸化を行ない、低濃度の不純物を注入した後、酸化
膜上にポリシリコンを堆積させる。
第３図は、上述した従来技術の製造工程による半導体装
置を示す。同図において、半導体基板４に低濃度の電極
領域３が形成され、半導体基板４上にゲート酸化ＩＩ
２を介してポリシリコンゲート５が形成され、ポリシリ
コン・スペーサ１が酸化膜２上に形成されている。
置を示す。同図において、半導体基板４に低濃度の電極
領域３が形成され、半導体基板４上にゲート酸化ＩＩ
２を介してポリシリコンゲート５が形成され、ポリシリ
コン・スペーサ１が酸化膜２上に形成されている。
このように形成した上記ポリシリコンをＲＩＥ法により
エツチングして第４図に示づような非ドープのポリシリ
コン・スペーサ１を形成する。そして高濃度の不純物を
注入した後にＣＤＥ （ケミカル・ドライ・エツチング
）法により更にエツチングしてＬＤＤ構造を形成するよ
うにしている。
エツチングして第４図に示づような非ドープのポリシリ
コン・スペーサ１を形成する。そして高濃度の不純物を
注入した後にＣＤＥ （ケミカル・ドライ・エツチング
）法により更にエツチングしてＬＤＤ構造を形成するよ
うにしている。
（発明が解決しようとする課題）
しかしながら、従来の製法においては非ドープのポリシ
リコンのみでスペーサ１を形成しているために、該スペ
ーサ１をＣＤＥ法でエツチングする際に、ＳｉＯ２との
エツチング速度の差があまり生ぜず、その結果、スペー
サ１の十分なる除去がうまくゆかない。すなわち、ポリ
シリコン・スペーサ１を完全に除去しようとして、時間
をかけてエツチングすると第５図に示すように後酸化膜
２までも剥離してしまい、保護酸化膜に損傷部２−が生
じたり、あるいはポリシリコン・ゲート５に達するよう
なエツチング、が行なわれたりして咳ゲート５まで損傷
する結果となる。
リコンのみでスペーサ１を形成しているために、該スペ
ーサ１をＣＤＥ法でエツチングする際に、ＳｉＯ２との
エツチング速度の差があまり生ぜず、その結果、スペー
サ１の十分なる除去がうまくゆかない。すなわち、ポリ
シリコン・スペーサ１を完全に除去しようとして、時間
をかけてエツチングすると第５図に示すように後酸化膜
２までも剥離してしまい、保護酸化膜に損傷部２−が生
じたり、あるいはポリシリコン・ゲート５に達するよう
なエツチング、が行なわれたりして咳ゲート５まで損傷
する結果となる。
一方、上記のような事態を回避しようとしてエツチング
時間を短くすると、第６図に示すようにスペーサ１が残
ってしまうので、これが浮遊ゲートとして働き、トラン
ジスタ特性に悪影響を与えることになる。このことは、
特にポリシリコンゲート５の形状が逆テーパ状になって
いるような場合に顕著でありスペーサが、より残りやづ
い。
時間を短くすると、第６図に示すようにスペーサ１が残
ってしまうので、これが浮遊ゲートとして働き、トラン
ジスタ特性に悪影響を与えることになる。このことは、
特にポリシリコンゲート５の形状が逆テーパ状になって
いるような場合に顕著でありスペーサが、より残りやづ
い。
し１ζがって、実際上は、前記スペーサ１を完全に除去
するためにエツチング時間を長くとって酸化膜２を保護
するためのマージンをできるだけ小さくしているのが現
状である。また、ポリシリコンスペーサ１のエツチング
の際、ゲートの後酸化膜と同時にフィールド酸化膜まで
エツチングしてしまうために設計段階で、プロセスマー
ジンを含めてフィールド領域のマージンが必要となり、
バーズ−ビークと共に高集積化において重要な問題とな
っている。
するためにエツチング時間を長くとって酸化膜２を保護
するためのマージンをできるだけ小さくしているのが現
状である。また、ポリシリコンスペーサ１のエツチング
の際、ゲートの後酸化膜と同時にフィールド酸化膜まで
エツチングしてしまうために設計段階で、プロセスマー
ジンを含めてフィールド領域のマージンが必要となり、
バーズ−ビークと共に高集積化において重要な問題とな
っている。
本発明は、上記課題を解決するためになされたもので、
その目的は、エツチングの際、スペーサを完全に除去す
ると共に、ゲートおよび半導体基板の損傷を防止するこ
とができる半導体装置の製法および該製法による半導体
装置を提供することである。
その目的は、エツチングの際、スペーサを完全に除去す
ると共に、ゲートおよび半導体基板の損傷を防止するこ
とができる半導体装置の製法および該製法による半導体
装置を提供することである。
［発明の構成］
（課題を解決するための手段）
本発明の特徴は、ＭＯ８型トランジスタのＬＤＤ構造を
形成するために、ポリシリコン・スペーサにＰ（リン）
をイオン注入してドープし、ＣＤＥのエツチングの際に
、スペーサのエツチング速度を大きくしている。また、
後酸化処理を異なる条件で２回行なって後酸化膜を増大
させている。
形成するために、ポリシリコン・スペーサにＰ（リン）
をイオン注入してドープし、ＣＤＥのエツチングの際に
、スペーサのエツチング速度を大きくしている。また、
後酸化処理を異なる条件で２回行なって後酸化膜を増大
させている。
（作用）
リン（Ｐ）をポリシリコンにドープして形成されたスペ
ーサは非ドープのポリシリコン・スペーサと比較して約
２倍程度、エツチング速度を速くすることができる。し
たがって、この２倍分だけ３ｉ０ｚよりポリシリコンの
エツチングを速くすることができるので後酸化膜をＷ４
傷せずに、ポリシリコン・スペーサを除去できる。
ーサは非ドープのポリシリコン・スペーサと比較して約
２倍程度、エツチング速度を速くすることができる。し
たがって、この２倍分だけ３ｉ０ｚよりポリシリコンの
エツチングを速くすることができるので後酸化膜をＷ４
傷せずに、ポリシリコン・スペーサを除去できる。
（実施例）
第１図は本発明による半導体装置の製法の一実施例を示
す。
す。
第１図において、まず、高濃度の不純物による電極領域
を形成Ｊるためのポリシリコン・スペーサ１０１の形成
工程を説明する。
を形成Ｊるためのポリシリコン・スペーサ１０１の形成
工程を説明する。
第１図において半導体基板１０７上の酸化ＩＩＩ １０
５にポリシリコンを堆積させる点は第３図において参照
番号１で示したものと同じである。その°後、本発明に
おいては、ポリシリコン堆積後、Ｐ（リン〉をイオン注
入によりドープし、更にＮ２アニーリングすなわち熱処
理ＪることによってＰを拡散させる（熱拡散）。次いで
ＲＹＥによりエツチングして第１図に示す如くに、Ｐを
ドープしたポリシリコン・スペーサ１０１を形成する。
５にポリシリコンを堆積させる点は第３図において参照
番号１で示したものと同じである。その°後、本発明に
おいては、ポリシリコン堆積後、Ｐ（リン〉をイオン注
入によりドープし、更にＮ２アニーリングすなわち熱処
理ＪることによってＰを拡散させる（熱拡散）。次いで
ＲＹＥによりエツチングして第１図に示す如くに、Ｐを
ドープしたポリシリコン・スペーサ１０１を形成する。
この場合、Ｎチャンネルトランジスタであれば、後酸化
膜１０５を形成した後でＰをイオン注入によりドープし
て低温度電極領域１０４を形成してからＰドープしたポ
リシリコン・スペーサ１０１を形成する。次いで△Ｓを
イオン注入によりドープして高濃度電極頭ＶＸ１０３を
形成してＬＤＤ構造ができ上がる。したがって後にポリ
シリコン・スペーサを除去する際に、Ｐドープのポリシ
リコン・スペーサは非ドープのポリシリコン・スペーサ
と比較して、約２倍近くエツチング速度が向上する。し
たがって後酸化［１１０５およびフィールド酸化膜１０
６が剥離される程度は約１／２に減少しつる。
膜１０５を形成した後でＰをイオン注入によりドープし
て低温度電極領域１０４を形成してからＰドープしたポ
リシリコン・スペーサ１０１を形成する。次いで△Ｓを
イオン注入によりドープして高濃度電極頭ＶＸ１０３を
形成してＬＤＤ構造ができ上がる。したがって後にポリ
シリコン・スペーサを除去する際に、Ｐドープのポリシ
リコン・スペーサは非ドープのポリシリコン・スペーサ
と比較して、約２倍近くエツチング速度が向上する。し
たがって後酸化［１１０５およびフィールド酸化膜１０
６が剥離される程度は約１／２に減少しつる。
第２図は本発明による別の実施例を示す。同図において
、Ｐドープしたポリシリコン・スペーサ１０１を形成す
る上で、後酸化処理を２回行なって、後酸化膜を第１後
酸化膜１０５および第２後酸化膜１０５′からなる二重
の構造にしている。
、Ｐドープしたポリシリコン・スペーサ１０１を形成す
る上で、後酸化処理を２回行なって、後酸化膜を第１後
酸化膜１０５および第２後酸化膜１０５′からなる二重
の構造にしている。
そして第１後酸化膜１０５はバーズビーク防止のため９
００℃でドライ０２を用い密な酸化膜とし、第２後酸化
膜１０５′はポリシリコンゲート周辺の酸化膜の厚さを
増大するために８５０℃のＢＯＸＭ化を行なう。したが
って、ポリシリコンの膜厚が同じであっても、プロセス
マージンが大幅に向上すると共に、スペーサ形成にＪ３
けるエツチングによる半導体基板への損傷も低減できる
。
００℃でドライ０２を用い密な酸化膜とし、第２後酸化
膜１０５′はポリシリコンゲート周辺の酸化膜の厚さを
増大するために８５０℃のＢＯＸＭ化を行なう。したが
って、ポリシリコンの膜厚が同じであっても、プロセス
マージンが大幅に向上すると共に、スペーサ形成にＪ３
けるエツチングによる半導体基板への損傷も低減できる
。
゛なお、上記の実施例においてポリシリコン・スペーサ
にＰをドープする方法としてイオン注入とＮ２アニーリ
ングする場合を例にとって説明したが、別の方法として
ＰＯＣｉを用いたリン拡散でもよい。また、上記別の実
施例における後酸化処理は２回に分けて行っていたが、
連続して行なってもよい。
にＰをドープする方法としてイオン注入とＮ２アニーリ
ングする場合を例にとって説明したが、別の方法として
ＰＯＣｉを用いたリン拡散でもよい。また、上記別の実
施例における後酸化処理は２回に分けて行っていたが、
連続して行なってもよい。
［発明の効果］
以上、本発明の実施例について述べてきたが、本発明に
よる半導体装置の製法においては、ポリシリコンのスペ
ーサにリンをドープし、かつ熱拡散することによって、
従来による非ドープのポリシリコンのスペーサと比較し
て約２倍のエツチング速度で上記スペーサを除去できる
。したがって後酸化膜あるいはフィールド酸化膜の剥離
損傷の程度も従来のものと比して約１／２に抑えること
ができる。その結果、プロセス（工程）マージンが増大
づるので歩留りが向上する。
よる半導体装置の製法においては、ポリシリコンのスペ
ーサにリンをドープし、かつ熱拡散することによって、
従来による非ドープのポリシリコンのスペーサと比較し
て約２倍のエツチング速度で上記スペーサを除去できる
。したがって後酸化膜あるいはフィールド酸化膜の剥離
損傷の程度も従来のものと比して約１／２に抑えること
ができる。その結果、プロセス（工程）マージンが増大
づるので歩留りが向上する。
また、フィールド酸化膜がエツチングによる損傷から保
護されるので、設計ルールも高密度化可能となり高密度
集積化が実現できる。
護されるので、設計ルールも高密度化可能となり高密度
集積化が実現できる。
第１図は本発明による半導体装置の第１実施例の工程断
面図、 第２図は本発明による半導体装置の第２実施例の工程断
面図、 第３図は従来技術による製法でポリシリコン・スペーサ
を形成した場合の工程断面図、第４図は第３図の前記ス
ペーサをエツチングした後の工程断面図、 第５図は第４図の前記スペーサをエツチングにより除去
した後の・後酸化膜が損傷を受けている場合の工程断面
図、 第６図は第４図の前記スペーサをエツチングにより除去
しようとしたが一部残ってしまった場合の工程断面図で
ある。 １０１・・・Ｐドープしたポリシリコン・スペーサ１０
２・・・ポリシリコンゲート １０３・・・高濃度の電極領域 １０４・・・低濃度の電極領域 １０５・・・酸化膜 １０６・・・フィールド酸化膜 １０７・・・半導体基板
面図、 第２図は本発明による半導体装置の第２実施例の工程断
面図、 第３図は従来技術による製法でポリシリコン・スペーサ
を形成した場合の工程断面図、第４図は第３図の前記ス
ペーサをエツチングした後の工程断面図、 第５図は第４図の前記スペーサをエツチングにより除去
した後の・後酸化膜が損傷を受けている場合の工程断面
図、 第６図は第４図の前記スペーサをエツチングにより除去
しようとしたが一部残ってしまった場合の工程断面図で
ある。 １０１・・・Ｐドープしたポリシリコン・スペーサ１０
２・・・ポリシリコンゲート １０３・・・高濃度の電極領域 １０４・・・低濃度の電極領域 １０５・・・酸化膜 １０６・・・フィールド酸化膜 １０７・・・半導体基板
Claims (3)
- （１）半導体基板上の後酸化膜上に析出したポリシリコ
ン・スペーサをエッチングしてＬＤＤ構造を有する半導
体装置を製造する製法にして、前記ポリシリコン・スペ
ーサに対しリン等の不純物をドープし、かつそのリンを
熱拡散してから前記スペーサをエッチングすることを特
徴とする半導体装置の製法。 - （２）上記半導体基板上の後酸化膜が、２回の異なる条
件の後酸化処理によって形成された二重構造となってい
ることを特徴とする請求項（１）に記載の半導体装置の
製法。 - （３）半導体基板上の後酸化膜上に析出したポリシリコ
ン・スペーサに対しリン等の不純物をドープし、かつそ
のリン等の不純物を熱拡散してから前スペーサをエッチ
ングするようにして製造されたＬＤＤ構造を有する半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128652A JPH0779101B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製法 |
| DE69032736T DE69032736T2 (de) | 1989-05-24 | 1990-05-23 | Verfahren zur Herstellung eines Halbleiterbauelementes und so hergestelltes Halbleiterbauelement |
| EP90109896A EP0399529B1 (en) | 1989-05-24 | 1990-05-23 | Semiconductor device manufacturing method and semiconductor device manufactured thereby |
| KR1019900007522A KR930010975B1 (ko) | 1989-05-24 | 1990-05-24 | 반도체장치의 제법 및 그 제법에 따른 반도체장치 |
| US07/804,506 US5212105A (en) | 1989-05-24 | 1991-12-10 | Semiconductor device manufacturing method and semiconductor device manufactured thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128652A JPH0779101B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308532A true JPH02308532A (ja) | 1990-12-21 |
| JPH0779101B2 JPH0779101B2 (ja) | 1995-08-23 |
Family
ID=14990105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128652A Expired - Lifetime JPH0779101B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0399529B1 (ja) |
| JP (1) | JPH0779101B2 (ja) |
| KR (1) | KR930010975B1 (ja) |
| DE (1) | DE69032736T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334135A (ja) * | 1993-05-20 | 1994-12-02 | Nec Corp | 相補型ｍｉｓトランジスタの製造方法 |
| JP2007532001A (ja) * | 2004-03-31 | 2007-11-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | サイドウォールスペーサの形成方法 |
Families Citing this family (2)
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| BE1007672A3 (nl) * | 1993-10-27 | 1995-09-12 | Philips Electronics Nv | Hoogfrequent halfgeleiderinrichting met beveiligingsinrichting. |
| KR100448087B1 (ko) * | 1997-06-30 | 2004-12-03 | 삼성전자주식회사 | 트랜지스터의스페이서제조방법 |
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|---|---|---|---|---|
| SE8201678L (sv) * | 1982-03-17 | 1983-09-18 | Asea Ab | Sett att framstella foremal av mjukmagnetiskt material |
| JPS59138379A (ja) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| US4727038A (en) * | 1984-08-22 | 1988-02-23 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| EP0218408A3 (en) * | 1985-09-25 | 1988-05-25 | Hewlett-Packard Company | Process for forming lightly-doped-grain (ldd) structure in integrated circuits |
-
1989
- 1989-05-24 JP JP1128652A patent/JPH0779101B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-23 DE DE69032736T patent/DE69032736T2/de not_active Expired - Fee Related
- 1990-05-23 EP EP90109896A patent/EP0399529B1/en not_active Expired - Lifetime
- 1990-05-24 KR KR1019900007522A patent/KR930010975B1/ko not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69032736D1 (de) | 1998-12-10 |
| EP0399529B1 (en) | 1998-11-04 |
| KR930010975B1 (ko) | 1993-11-18 |
| DE69032736T2 (de) | 1999-05-06 |
| KR900019156A (ko) | 1990-12-24 |
| EP0399529A1 (en) | 1990-11-28 |
| JPH0779101B2 (ja) | 1995-08-23 |
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