JPH0779101B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0779101B2 JPH0779101B2 JP1128652A JP12865289A JPH0779101B2 JP H0779101 B2 JPH0779101 B2 JP H0779101B2 JP 1128652 A JP1128652 A JP 1128652A JP 12865289 A JP12865289 A JP 12865289A JP H0779101 B2 JPH0779101 B2 JP H0779101B2
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- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体のエッチングの際にスペーサが適正に
除去され半導体基板およびゲートへの損傷を防止するよ
うにした半導体装置の製法および該製法による半導体装
置に関するものである。
除去され半導体基板およびゲートへの損傷を防止するよ
うにした半導体装置の製法および該製法による半導体装
置に関するものである。
（従来の技術） 一般にMOS型トランジスタのLDD構造を形成するために非
ドープのポリシリコン・スペーサを用いるのが普通であ
る。すなわちポリシリコンのゲートを形成してから後酸
化を行ない、低濃度の不純物を注入した後、酸化膜上に
ポリシリコンを堆積させる。
ドープのポリシリコン・スペーサを用いるのが普通であ
る。すなわちポリシリコンのゲートを形成してから後酸
化を行ない、低濃度の不純物を注入した後、酸化膜上に
ポリシリコンを堆積させる。
第３図は、上述した従来技術の製造工程による半導体装
置を示す。同図において、半導体基板４に低濃度の電極
領域３が形成され、半導体基板４上にゲート酸化膜２を
介してポリシリコンゲート５が形成され、ポリシリコン
・スペーサ１が酸化膜２上に形成されている。
置を示す。同図において、半導体基板４に低濃度の電極
領域３が形成され、半導体基板４上にゲート酸化膜２を
介してポリシリコンゲート５が形成され、ポリシリコン
・スペーサ１が酸化膜２上に形成されている。
このように形成した上記ポリシリコンをRIE法によりエ
ッチングして第４図に示すような非ドープのポリシリコ
ン・スペーサ１を形成する。そして高濃度の不純物を注
入した後にCDE（ケミカル・ドライ・エッチング）法に
より更にエッチングしてLDD構造を形成するようにして
いる。
ッチングして第４図に示すような非ドープのポリシリコ
ン・スペーサ１を形成する。そして高濃度の不純物を注
入した後にCDE（ケミカル・ドライ・エッチング）法に
より更にエッチングしてLDD構造を形成するようにして
いる。
（発明が解決しようとする課題） しかしながら、従来の製法においては非ドープのポリシ
リコンのみでスペーサ１を形成しているために、該スペ
ーサ１をCDE法でエッチングする際に、SiO2とのエッチ
ング速度の差があまり生ぜず、その結果、スペーサ１の
十分なる除去がうまくゆかない。すなわち、ポリシリコ
ン・スペーサ１を完全に除去しようとして、時間をかけ
てエッチングすると第５図に示すように後酸化膜２まで
も剥離してしまい、保護酸化膜に損傷部２′が生じた
り、あるいはポリシリコン・ゲート５に達するようなエ
ッチングが行なわれたりして該ゲート５まで損傷する結
果となる。
リコンのみでスペーサ１を形成しているために、該スペ
ーサ１をCDE法でエッチングする際に、SiO2とのエッチ
ング速度の差があまり生ぜず、その結果、スペーサ１の
十分なる除去がうまくゆかない。すなわち、ポリシリコ
ン・スペーサ１を完全に除去しようとして、時間をかけ
てエッチングすると第５図に示すように後酸化膜２まで
も剥離してしまい、保護酸化膜に損傷部２′が生じた
り、あるいはポリシリコン・ゲート５に達するようなエ
ッチングが行なわれたりして該ゲート５まで損傷する結
果となる。
一方、上記のような事態を回避しようとしてエッチング
時間を短くすると、第６図に示すようにスペーサ１が残
ってしまうので、これが浮遊ゲートとして働き、トラン
ジスタ特性に悪影響を与えることになる。このことは、
特にポリシリコンゲート５の形状が逆テーパ状になって
いるような場合に顕著でありスペーサが、より残りやす
い。
時間を短くすると、第６図に示すようにスペーサ１が残
ってしまうので、これが浮遊ゲートとして働き、トラン
ジスタ特性に悪影響を与えることになる。このことは、
特にポリシリコンゲート５の形状が逆テーパ状になって
いるような場合に顕著でありスペーサが、より残りやす
い。
したがって、実際上は、前記スペーサ１を完全に除去す
るためにエッチング時間を長くとって酸化膜２を保護す
るためのマージンをできるだけ小さくしているのが現状
である。また、ポリシリコンスペーサ１のエッチングの
際、ゲートの後酸化膜と同時にフィールド酸化膜までエ
ッチングしてしまうために設計段階で、プロセスマージ
ンを含めてフィールド領域のマージンが必要となり、バ
ーズービークと共に高集積化において重要な問題となっ
ている。
るためにエッチング時間を長くとって酸化膜２を保護す
るためのマージンをできるだけ小さくしているのが現状
である。また、ポリシリコンスペーサ１のエッチングの
際、ゲートの後酸化膜と同時にフィールド酸化膜までエ
ッチングしてしまうために設計段階で、プロセスマージ
ンを含めてフィールド領域のマージンが必要となり、バ
ーズービークと共に高集積化において重要な問題となっ
ている。
本発明は、上記課題を解決するためになされたもので、
その目的は、エッチングの際、スペーサを完全に除去す
ると共に、ゲートおよび半導体基板の損傷を防止するこ
とができる半導体装置の製法および該製法による半導体
装置を提供することである。
その目的は、エッチングの際、スペーサを完全に除去す
ると共に、ゲートおよび半導体基板の損傷を防止するこ
とができる半導体装置の製法および該製法による半導体
装置を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明の特徴は、MOS型トランジスタのLDD構造を形成す
るために、ポリシリコン・スペーサにＰ（リン）をイオ
ン注入してドープし、CDEのエッチングの際に、スペー
サのエッチング速度を大きくしている。また、後酸化処
理を異なる条件で２回行なって後酸化膜を増大させてい
る。
るために、ポリシリコン・スペーサにＰ（リン）をイオ
ン注入してドープし、CDEのエッチングの際に、スペー
サのエッチング速度を大きくしている。また、後酸化処
理を異なる条件で２回行なって後酸化膜を増大させてい
る。
（作用） リン（Ｐ）をポリシリコンにドープして形成されたスペ
ーサは非ドープのポリシリコン・スペーサと比較して約
２倍程度、エッチング速度を速くすることができる。し
たがって、この２倍分だけSiO2よりポリシリコンのエッ
チングを速くすることができるので後酸化膜を損傷せず
に、ポリシリコン・スペーサを除去できる。
ーサは非ドープのポリシリコン・スペーサと比較して約
２倍程度、エッチング速度を速くすることができる。し
たがって、この２倍分だけSiO2よりポリシリコンのエッ
チングを速くすることができるので後酸化膜を損傷せず
に、ポリシリコン・スペーサを除去できる。
（実施例） 第１図は本発明による半導体装置の製法の一実施例を示
す。
す。
第１図において、まず、高濃度の不純物による電極領域
を形成するためのポリシリコン・スペーサ101の形成工
程を説明する。
を形成するためのポリシリコン・スペーサ101の形成工
程を説明する。
第１図において半導体基板107上の酸化膜105にポリシリ
コンを堆積させる点は第３図において参照番号１で示し
たものと同じである。その後、本発明においては、ポリ
シリコン堆積後、Ｐ（リン）をイオン注入によりドープ
し、更にN2アニーリングすなわち熱処理することによっ
てＰを拡散させる（熱拡散）。次いでRIEによりエッチ
ングして第１図に示す如くに、Ｐをドープしたポリシリ
コン・スペーサ101を形成する。この場合、Ｎチャンネ
ルトランジスタであれば、後酸化膜105を形成した後で
Ｐをイオン注入によりドープして低濃度電極領域104を
形成してからＰドープしたポリシリコン・スペーサ101
を形成する。次いでAsをイオン注入によりドープして高
濃度電極領域103を形成してLDD構造ができ上がる。した
がって後にポリシリコン・スペーサを除去する際に、Ｐ
ドープのポリシリコン・スペーサは非ドープのポリシリ
コン・スペーサと比較して、約２倍近くエッチング速度
が向上する。したがって後酸化膜105およびフィールド
酸化膜106が剥離される程度は約1/2に減少しうる。
コンを堆積させる点は第３図において参照番号１で示し
たものと同じである。その後、本発明においては、ポリ
シリコン堆積後、Ｐ（リン）をイオン注入によりドープ
し、更にN2アニーリングすなわち熱処理することによっ
てＰを拡散させる（熱拡散）。次いでRIEによりエッチ
ングして第１図に示す如くに、Ｐをドープしたポリシリ
コン・スペーサ101を形成する。この場合、Ｎチャンネ
ルトランジスタであれば、後酸化膜105を形成した後で
Ｐをイオン注入によりドープして低濃度電極領域104を
形成してからＰドープしたポリシリコン・スペーサ101
を形成する。次いでAsをイオン注入によりドープして高
濃度電極領域103を形成してLDD構造ができ上がる。した
がって後にポリシリコン・スペーサを除去する際に、Ｐ
ドープのポリシリコン・スペーサは非ドープのポリシリ
コン・スペーサと比較して、約２倍近くエッチング速度
が向上する。したがって後酸化膜105およびフィールド
酸化膜106が剥離される程度は約1/2に減少しうる。
第２図は本発明による別の実施例を示す。同図におい
て、Ｐドープしたポリシリコン・スペーサ101を形成す
る上で、後酸化処理を２回行なって、後酸化膜を第１後
酸化膜105および第２後酸化膜105′からなる二重の構造
にしている。そして第１後酸化膜105はバーズービーク
防止のため900℃でドライO2を用い密な酸化膜とし、第
２後酸化膜105′はポリシリコンゲート周辺の酸化膜の
厚さを増大するために850℃のBOX酸化を行なう。したが
って、ポリシリコンの膜厚が同じであっても、プロセス
マージンが大幅に向上すると共に、スペーサ形成におけ
るエッチングによる半導体基板への損傷も低減できる。
て、Ｐドープしたポリシリコン・スペーサ101を形成す
る上で、後酸化処理を２回行なって、後酸化膜を第１後
酸化膜105および第２後酸化膜105′からなる二重の構造
にしている。そして第１後酸化膜105はバーズービーク
防止のため900℃でドライO2を用い密な酸化膜とし、第
２後酸化膜105′はポリシリコンゲート周辺の酸化膜の
厚さを増大するために850℃のBOX酸化を行なう。したが
って、ポリシリコンの膜厚が同じであっても、プロセス
マージンが大幅に向上すると共に、スペーサ形成におけ
るエッチングによる半導体基板への損傷も低減できる。
なお、上記の実施例においてポリシリコン・スペーサに
Ｐをドープする方法としてイオン注入とN2アニーリング
する場合を例にとって説明したが、別の方法としてPOCl
3を用いたリン拡散でもよい。また、上記別の実施例に
おける後酸化処理は２回に分けて行っていたが、連続し
て行なってもよい。
Ｐをドープする方法としてイオン注入とN2アニーリング
する場合を例にとって説明したが、別の方法としてPOCl
3を用いたリン拡散でもよい。また、上記別の実施例に
おける後酸化処理は２回に分けて行っていたが、連続し
て行なってもよい。
［発明の効果］ 以上、本発明の実施例について述べてきたが、本発明に
よる半導体装置の製法においては、ポリシリコンのスペ
ーサにリンをドープし、かつ熱拡散することによって、
従来による非ドープのポリシリコンのスペーサと比較し
て約２倍のエッチング速度で上記スペーサを除去でき
る。したがって後酸化膜あるいはフィールド酸化膜の剥
離損傷の程度も従来のものと比して約1/2に抑えること
ができる。その結果、プロセス（工程）マージンが増大
するので歩留りが向上する。
よる半導体装置の製法においては、ポリシリコンのスペ
ーサにリンをドープし、かつ熱拡散することによって、
従来による非ドープのポリシリコンのスペーサと比較し
て約２倍のエッチング速度で上記スペーサを除去でき
る。したがって後酸化膜あるいはフィールド酸化膜の剥
離損傷の程度も従来のものと比して約1/2に抑えること
ができる。その結果、プロセス（工程）マージンが増大
するので歩留りが向上する。
また、フィールド酸化膜がエッチングによる損傷から保
護されるので、設計ルールも高密度化可能となり高密度
集積化が実現できる。
護されるので、設計ルールも高密度化可能となり高密度
集積化が実現できる。
第１図は本発明による半導体装置の第１実施例の工程断
面図、 第２図は本発明による半導体装置の第２実施例の工程断
面図、 第３図は従来技術による製法でポリシリコン・スペーサ
を形成した場合の工程断面図、 第４図は第３図の前記スペーサをエッチングした後の工
程断面図、 第５図は第４図の前記スペーサをエッチングにより除去
した後の後酸化膜が損傷を受けている場合の工程断面
図、 第６図は第４図の前記スペーサをエッチングにより除去
しようとしたが一部残ってしまった場合の工程断面図で
ある。 101…Ｐドープしたポリシリコン・スペーサ 102…ポリシリコンゲート 103…高濃度の電極領域 104…低濃度の電極領域 105…酸化膜 106…フィールド酸化膜 107…半導体基板
面図、 第２図は本発明による半導体装置の第２実施例の工程断
面図、 第３図は従来技術による製法でポリシリコン・スペーサ
を形成した場合の工程断面図、 第４図は第３図の前記スペーサをエッチングした後の工
程断面図、 第５図は第４図の前記スペーサをエッチングにより除去
した後の後酸化膜が損傷を受けている場合の工程断面
図、 第６図は第４図の前記スペーサをエッチングにより除去
しようとしたが一部残ってしまった場合の工程断面図で
ある。 101…Ｐドープしたポリシリコン・スペーサ 102…ポリシリコンゲート 103…高濃度の電極領域 104…低濃度の電極領域 105…酸化膜 106…フィールド酸化膜 107…半導体基板
Claims (2)
- 【請求項１】次の各工程を少なく共含む、LDD構造を有
する半導体装置の製法。 （イ）半導体基板の上にゲート酸化膜およびその上に第
１のポリシリコンを堆積し、該第１のポリシリコンを所
定のパターンに加工しゲート電極を形成する第１の工程 （ロ）該第１の工程の後で、該第１のポリシリコンおよ
び該半導体基板の上に後酸化膜を形成する第２の工程 （ハ）該第２の工程の後に、該後酸化膜の上からイオン
注入を行ない、ゲート電極が形成されていない該半導体
基体の領域に、LDD電極領域の低濃度領域部分を形成す
る第３の工程 （ニ）該第３の工程の後に、該後酸化膜の上に第２のポ
リシリコンを堆積し、この第２のポリシリコンの全面に
不純物を拡散させる第４の工程 （ホ）該第４の工程の後に指向性エッチングにより、該
第２のポリシリコンの所定の部分のみ除去し、該第１の
工程で形成したゲート電極の側壁部分のみに該第２のポ
リシリコンよりなるポリシリコンスペーサを形成し、該
ポリシリコンスペーサをマスクとしてイオン注入を行な
いLDD電極領域の高濃度領域部分を形成する第５の工程 （ヘ）該第５の工程の後に、該ポリシリコンスペーサを
等方的なエッチングにより除去する第６の工程 - 【請求項２】前記第２の工程における後酸化膜は、２回
の異なる条件の酸化処理によって形成された２層構造で
あることを特徴とする請求項（１）記載の半導体装置の
製法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128652A JPH0779101B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製法 |
| DE69032736T DE69032736T2 (de) | 1989-05-24 | 1990-05-23 | Verfahren zur Herstellung eines Halbleiterbauelementes und so hergestelltes Halbleiterbauelement |
| EP90109896A EP0399529B1 (en) | 1989-05-24 | 1990-05-23 | Semiconductor device manufacturing method and semiconductor device manufactured thereby |
| KR1019900007522A KR930010975B1 (ko) | 1989-05-24 | 1990-05-24 | 반도체장치의 제법 및 그 제법에 따른 반도체장치 |
| US07/804,506 US5212105A (en) | 1989-05-24 | 1991-12-10 | Semiconductor device manufacturing method and semiconductor device manufactured thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128652A JPH0779101B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308532A JPH02308532A (ja) | 1990-12-21 |
| JPH0779101B2 true JPH0779101B2 (ja) | 1995-08-23 |
Family
ID=14990105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128652A Expired - Lifetime JPH0779101B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0399529B1 (ja) |
| JP (1) | JPH0779101B2 (ja) |
| KR (1) | KR930010975B1 (ja) |
| DE (1) | DE69032736T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334135A (ja) * | 1993-05-20 | 1994-12-02 | Nec Corp | 相補型ｍｉｓトランジスタの製造方法 |
| BE1007672A3 (nl) * | 1993-10-27 | 1995-09-12 | Philips Electronics Nv | Hoogfrequent halfgeleiderinrichting met beveiligingsinrichting. |
| KR100448087B1 (ko) * | 1997-06-30 | 2004-12-03 | 삼성전자주식회사 | 트랜지스터의스페이서제조방법 |
| GB2427076A (en) * | 2004-03-31 | 2006-12-13 | Advanced Micro Devices Inc | Method of forming sidewall spacers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE8201678L (sv) * | 1982-03-17 | 1983-09-18 | Asea Ab | Sett att framstella foremal av mjukmagnetiskt material |
| JPS59138379A (ja) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| US4727038A (en) * | 1984-08-22 | 1988-02-23 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| JPS6194326A (ja) * | 1984-10-16 | 1986-05-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH0740604B2 (ja) * | 1985-07-30 | 1995-05-01 | ソニー株式会社 | Ｍｏｓ半導体装置の製造方法 |
| EP0218408A3 (en) * | 1985-09-25 | 1988-05-25 | Hewlett-Packard Company | Process for forming lightly-doped-grain (ldd) structure in integrated circuits |
-
1989
- 1989-05-24 JP JP1128652A patent/JPH0779101B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-23 DE DE69032736T patent/DE69032736T2/de not_active Expired - Fee Related
- 1990-05-23 EP EP90109896A patent/EP0399529B1/en not_active Expired - Lifetime
- 1990-05-24 KR KR1019900007522A patent/KR930010975B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69032736D1 (de) | 1998-12-10 |
| EP0399529B1 (en) | 1998-11-04 |
| JPH02308532A (ja) | 1990-12-21 |
| KR930010975B1 (ko) | 1993-11-18 |
| DE69032736T2 (de) | 1999-05-06 |
| KR900019156A (ko) | 1990-12-24 |
| EP0399529A1 (en) | 1990-11-28 |
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