JPH02308548A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02308548A JPH02308548A JP1128641A JP12864189A JPH02308548A JP H02308548 A JPH02308548 A JP H02308548A JP 1128641 A JP1128641 A JP 1128641A JP 12864189 A JP12864189 A JP 12864189A JP H02308548 A JPH02308548 A JP H02308548A
- Authority
- JP
- Japan
- Prior art keywords
- region
- regions
- island
- type
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、新規なアイソレーション法を施した半導体
装置に関する。
装置に関する。
（従来の技術）
ＩＣでは集積された各素子が、その素子同士の間で相互
干渉をもたないように、電気的に分離される。
干渉をもたないように、電気的に分離される。
第８図は、このようなアイソレーション法の施された第
１の従来例を示しており、自己分離法が用いられたＣＭ
Ｏ５の例を示している。同図中、１０１はｎ形基板であ
り、その主面には、ｐ＋ソース領域１０２、ｐ＋ ドレ
イン領域１０３、ゲート酸化膜１０４及びゲート電極１
０５等によりｐチャネルＭＯ３ＦＥＴ （以下、ｐＭＯ
３のように云う）１０６が形成され、また、ｐウェル１
０７内にはｎ１ソース領域１０８、ｎ“ ドレイン領域
１０９、ゲート酸化１１１１１０及びゲート電極１１１
等によりｎＭＯ３１１２が形成され、この９ＭＯｓ１０
６及びｎＭＯｓ１１２によりＣＭＯ８が構成されている
。１１３はフィールド酸化膜、１１４は絶縁膜である。
１の従来例を示しており、自己分離法が用いられたＣＭ
Ｏ５の例を示している。同図中、１０１はｎ形基板であ
り、その主面には、ｐ＋ソース領域１０２、ｐ＋ ドレ
イン領域１０３、ゲート酸化膜１０４及びゲート電極１
０５等によりｐチャネルＭＯ３ＦＥＴ （以下、ｐＭＯ
３のように云う）１０６が形成され、また、ｐウェル１
０７内にはｎ１ソース領域１０８、ｎ“ ドレイン領域
１０９、ゲート酸化１１１１１０及びゲート電極１１１
等によりｎＭＯ３１１２が形成され、この９ＭＯｓ１０
６及びｎＭＯｓ１１２によりＣＭＯ８が構成されている
。１１３はフィールド酸化膜、１１４は絶縁膜である。
そして、ｎ形基板１０１が電源ＶＤＤ （＞０）に接
続され、ｐウェル１０７が低電位点に接続されてｐＭＯ
５１０６及びｎＭＯ８１１２は、それぞれ電気的に独立
して動作するようになっている。
続され、ｐウェル１０７が低電位点に接続されてｐＭＯ
５１０６及びｎＭＯ８１１２は、それぞれ電気的に独立
して動作するようになっている。
しかしながら、このようなＣＭＯ３構造では、基板内に
ｐ” （１０２）−ｎ （１０１）−Ｅ）（１０７）
−ｎ” （１０８）からなる寄生サイリスタが形成さ
れてラッチアップが起き易い。
ｐ” （１０２）−ｎ （１０１）−Ｅ）（１０７）
−ｎ” （１０８）からなる寄生サイリスタが形成さ
れてラッチアップが起き易い。
第９図は、第２の従来例を示しており、ｐｎ接合による
接合分離法が用いられたバイポーラＩＣの例を示してい
る。同図（Ａ）に示すように、まずｐ形基板２０１の上
にｎ形エピタキシャル層２０２が形成され、そのｎ形エ
ピタキシャル層２０２にｐ形基板２０１に達するように
ｐ＋分離拡散領域２０３が施されてｎ形の島領域２０４
が形成されている。同図（Ｂ）に示すように、ｎ形の島
領域２０４には、そのｎ形の島領域２０４をコレクタ領
域としてｐ形ベース領域及びｎ＋エミッタ領域によりｎ
ｐｎ ）ランジスタ２０５が形成され、また他の島領域
２０４には、そのｎ形の島領域２０４をベース領域とし
てｐ＋エミッタ領域及びｐ＋コレクタ領域によりｐｎｐ
）ランジスタ２０６が形成されている。２０７は、ｐ形
基板２０１に予め拡散形成されるｎ＋埋込層である。
接合分離法が用いられたバイポーラＩＣの例を示してい
る。同図（Ａ）に示すように、まずｐ形基板２０１の上
にｎ形エピタキシャル層２０２が形成され、そのｎ形エ
ピタキシャル層２０２にｐ形基板２０１に達するように
ｐ＋分離拡散領域２０３が施されてｎ形の島領域２０４
が形成されている。同図（Ｂ）に示すように、ｎ形の島
領域２０４には、そのｎ形の島領域２０４をコレクタ領
域としてｐ形ベース領域及びｎ＋エミッタ領域によりｎ
ｐｎ ）ランジスタ２０５が形成され、また他の島領域
２０４には、そのｎ形の島領域２０４をベース領域とし
てｐ＋エミッタ領域及びｐ＋コレクタ領域によりｐｎｐ
）ランジスタ２０６が形成されている。２０７は、ｐ形
基板２０１に予め拡散形成されるｎ＋埋込層である。
そして、ｐ形基板２０１が低電位点に接続されることに
より、各島領域２０４が電気的に分離され、ｎｐｎトラ
ンジスタ２０５及びｐｎｐ ｔ−ランジスタ２０６が、
それぞれ独立して動作するようになっている。
より、各島領域２０４が電気的に分離され、ｎｐｎトラ
ンジスタ２０５及びｐｎｐ ｔ−ランジスタ２０６が、
それぞれ独立して動作するようになっている。
しかしながら、このような接合分離法では、エピタキシ
ャル成長法を必須とするため、プロセスコストが高くな
ってチップコストの上昇を招いていた。
ャル成長法を必須とするため、プロセスコストが高くな
ってチップコストの上昇を招いていた。
第１Ｏ図は、第３の従来例を示しており、絶縁膜による
誘電体分離法が用いられたものを示している。同図中、
３０１は多結晶Ｓｉ等からなる支持基板であり、支持基
板３０１上には、５ｉ０２膜からなる絶縁膜３０２によ
り、それぞれ誘電体分離されたｎ形の島領域３０３が形
成されている。
誘電体分離法が用いられたものを示している。同図中、
３０１は多結晶Ｓｉ等からなる支持基板であり、支持基
板３０１上には、５ｉ０２膜からなる絶縁膜３０２によ
り、それぞれ誘電体分離されたｎ形の島領域３０３が形
成されている。
ｎ形の島領域３０３には、そのｎ形の島領域３０３をコ
レクタ領域として、ｐ形ベース領域及びｎ＋エミッタ領
域等によりｎｐｎ）ランジスタ３０４が形成されている
。
レクタ領域として、ｐ形ベース領域及びｎ＋エミッタ領
域等によりｎｐｎ）ランジスタ３０４が形成されている
。
しかしながら、このような誘電体分離法では、各島領域
３０３が絶縁膜３０２を用いて分離されているので放熱
性が悪く、サージ電圧や静電気による破壊耐量が低い。
３０３が絶縁膜３０２を用いて分離されているので放熱
性が悪く、サージ電圧や静電気による破壊耐量が低い。
（発明が解決しようとする課題）
自己分離法が用いられた第１の従来例では、基板内にｐ
”−ｎ−ｐ−ｎ“の寄生サイリスタが形成されてラッチ
アップが起き易いという問題があった。
”−ｎ−ｐ−ｎ“の寄生サイリスタが形成されてラッチ
アップが起き易いという問題があった。
接合分離法が用いられた第２の従来例では、エピタキシ
ャル成長法を必須とするため、プロセスコストが高くな
り、ひいてはチップコストが高くなるという問題があっ
た。
ャル成長法を必須とするため、プロセスコストが高くな
り、ひいてはチップコストが高くなるという問題があっ
た。
また、誘電体分離法が用いられた第３の従来例では、各
島領域が絶縁膜を用いて分離されているため、放熱性が
悪く、サージ電圧や静電気による破壊耐量が低いという
問題があった。
島領域が絶縁膜を用いて分離されているため、放熱性が
悪く、サージ電圧や静電気による破壊耐量が低いという
問題があった。
そこで、この発明は、エピタキシャル成長法を用いずに
素子分離用の島領域を形成することができてチップコス
トを低減することができ、また島領域内の素子と半導体
基体上の素子或いは他の島領域内の素子との間のラッチ
アップ等の寄生動作を抑えることダでき、さらには放熱
性がよく、サージ電圧や静電気による破壊耐量を高める
ことのできる半導体装置を提供することを目的とする。
素子分離用の島領域を形成することができてチップコス
トを低減することができ、また島領域内の素子と半導体
基体上の素子或いは他の島領域内の素子との間のラッチ
アップ等の寄生動作を抑えることダでき、さらには放熱
性がよく、サージ電圧や静電気による破壊耐量を高める
ことのできる半導体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記課題を解決するために、第１の発明は、半導体基体
の主面にエツチングにより当該半導体基体から切離して
形成された島領域と、該島領域と前記半導体基体領域と
の間に埋込まれた多結晶又は非晶質の半導体からなる埋
込領域とを有することを要旨とする。また、前記埋込領
域は、前記島領域又は半導体基体とは逆の導電形である
ことも第１の発明の要旨として包含する。
の主面にエツチングにより当該半導体基体から切離して
形成された島領域と、該島領域と前記半導体基体領域と
の間に埋込まれた多結晶又は非晶質の半導体からなる埋
込領域とを有することを要旨とする。また、前記埋込領
域は、前記島領域又は半導体基体とは逆の導電形である
ことも第１の発明の要旨として包含する。
さらに、第２の発明は、第１導電形の半導体基体の主面
に形成された第２導電チャネルのＭＩＳＦＥＴと、前記
半導体基体の一部に形成された第２導電形ウェルの表面
部に形成された第１導電チャネルのＭＩＳＦＥＴとから
なる相補形ＭＩＳＦＥＴにおいて、前記第２導電チャネ
ルのＭＩ ５ＦＥＴの形成部又は前記第２導電形ウェル
の少なくとも一方は前記半導体基体からエツチングによ
り切離して島領域とし、該島領域と前記半導体基体領域
との間には多結晶又は非晶質の半導体からなる埋込領域
を形成してなることを要旨とする。
に形成された第２導電チャネルのＭＩＳＦＥＴと、前記
半導体基体の一部に形成された第２導電形ウェルの表面
部に形成された第１導電チャネルのＭＩＳＦＥＴとから
なる相補形ＭＩＳＦＥＴにおいて、前記第２導電チャネ
ルのＭＩ ５ＦＥＴの形成部又は前記第２導電形ウェル
の少なくとも一方は前記半導体基体からエツチングによ
り切離して島領域とし、該島領域と前記半導体基体領域
との間には多結晶又は非晶質の半導体からなる埋込領域
を形成してなることを要旨とする。
（作用）
第１の発明では、エピタキシャル成長法を用いずに接合
分離された島領域を形成することが可能となる。また、
埋込領域を形成している多結晶又は非晶質の半導体は多
量の再結合中心を含んでいるため、島領域内の素子と半
導体基体上の素子等との間の寄生動作が抑えられる。さ
らに多結晶又は非晶質の半導体は放熱性がよく、サージ
電圧や静電気による破壊耐量の向上が実現される。
分離された島領域を形成することが可能となる。また、
埋込領域を形成している多結晶又は非晶質の半導体は多
量の再結合中心を含んでいるため、島領域内の素子と半
導体基体上の素子等との間の寄生動作が抑えられる。さ
らに多結晶又は非晶質の半導体は放熱性がよく、サージ
電圧や静電気による破壊耐量の向上が実現される。
また、第２の発明では、多量の再結合中心を含む多結晶
又は非晶質の半導体からなる埋込領域により、ＣＭＯ３
特有の寄生サイリスタによるラッチアップの発生が抑え
られる。
又は非晶質の半導体からなる埋込領域により、ＣＭＯ３
特有の寄生サイリスタによるラッチアップの発生が抑え
られる。
（実施例）
以下、この発明の実施例を図面に基づいて説明する。
第１図ないし第５図は、この発明の第１実施例を示す図
である。この実施例は、１チツプ上にＣＭＯ５とバイポ
ーラトランジスタとが集積されたＩＣを示している。
である。この実施例は、１チツプ上にＣＭＯ５とバイポ
ーラトランジスタとが集積されたＩＣを示している。
まず、第１図ないし第４図を用いて半導体装置の構成を
説明すると、これらの図中、ｌは半導体基体としてのｎ
形（又はｐ形であってもよい）のＳｉ基板であり、その
主面側の一部が当該Ｓｉ基板１から完全に切離されて複
数個の島領域２．３．４が形成されている。島領域３．
４は、ｎ形のＳｉ基板１からそのまま切出されているの
で、ｎ形となっているが、他の島領域２は、予めｐ形の
拡散が施されてから切出されているので、ｐ形となって
いる。そしてＳｉ基板１と各島領域２．３．４との間に
は多結晶Ｓｔ又は非晶質Ｓｔが埋込まれて埋込領域５．
６が形成されている。埋込領域５．６は、多結晶Ｓｔ等
がｐ形にドープされてｐ形とな７ており、低電位点に接
続されている。
説明すると、これらの図中、ｌは半導体基体としてのｎ
形（又はｐ形であってもよい）のＳｉ基板であり、その
主面側の一部が当該Ｓｉ基板１から完全に切離されて複
数個の島領域２．３．４が形成されている。島領域３．
４は、ｎ形のＳｉ基板１からそのまま切出されているの
で、ｎ形となっているが、他の島領域２は、予めｐ形の
拡散が施されてから切出されているので、ｐ形となって
いる。そしてＳｉ基板１と各島領域２．３．４との間に
は多結晶Ｓｔ又は非晶質Ｓｔが埋込まれて埋込領域５．
６が形成されている。埋込領域５．６は、多結晶Ｓｔ等
がｐ形にドープされてｐ形とな７ており、低電位点に接
続されている。
ｐ形の島領域２には、ｎ＋ソース領域７、ｎ ４′ドレ
イン領域８及び多結晶Ｓｉのゲート電極９等によりｎＭ
Ｏ３１１が形成され、ｎ形の島領域３には、ｐ＋ソース
領域１２、ｐ＋ ドレイン領域１３及び多結晶ＳＬのゲ
ート電極１４等により９ＭＯ５１５が形成されている。
イン領域８及び多結晶Ｓｉのゲート電極９等によりｎＭ
Ｏ３１１が形成され、ｎ形の島領域３には、ｐ＋ソース
領域１２、ｐ＋ ドレイン領域１３及び多結晶ＳＬのゲ
ート電極１４等により９ＭＯ５１５が形成されている。
このｎＭＯ３１１と９ＭＯ８１５とでＣＭＯ３が構成さ
れている。
れている。
一方、ｎ形の島領域４には、そのｎ形の島領域４をコレ
クタ領域としてｐ形ベース領域１６及びｎ＋エミッタ領
域１７によりｎｐｎ）ランジスタ１８が形成されている
。
クタ領域としてｐ形ベース領域１６及びｎ＋エミッタ領
域１７によりｎｐｎ）ランジスタ１８が形成されている
。
ｎ形の島領域３．４とｐ形の埋込領域５．６との間は、
ｐｎ接合が逆バイアスされることにより電気的に分離さ
れている。ｐ形の島領域２と埋込領域５．６との間は、
基板電位（低電位）を共有しているので、あえてｐｎ接
合による分離はされてないが、島領域２を予めｐ形に拡
散するときの拡散窓の大きさを小さくして島嶺域２にお
ける埋込領域５．６との境界部にｎ形層が残るようにし
、そのｐｎ接合により電・気的な分離を施すことも可能
である。
ｐｎ接合が逆バイアスされることにより電気的に分離さ
れている。ｐ形の島領域２と埋込領域５．６との間は、
基板電位（低電位）を共有しているので、あえてｐｎ接
合による分離はされてないが、島領域２を予めｐ形に拡
散するときの拡散窓の大きさを小さくして島嶺域２にお
ける埋込領域５．６との境界部にｎ形層が残るようにし
、そのｐｎ接合により電・気的な分離を施すことも可能
である。
この実施例の半導体装置は上述のように構成されている
ので、エピタキシャル成長法を用いずに各島領域２．３
．４を形成することが可能となる。
ので、エピタキシャル成長法を用いずに各島領域２．３
．４を形成することが可能となる。
また、埋込領域５．６を形成している多結晶Ｓｔ又は非
晶質Ｓｔは、単結晶Ｓｉと比べると多量の再結合中心を
含んでいるため、ＣＭＯ３の寄生サイリスクのゲイン和
が αＮＰＮ＋αＰＮＰ＜１ となり、ラッチアップの発生を完全に抑えることが可能
となる。さらに、多結晶Ｓｉ又は非晶質Ｓｉは熱伝導性
が良いので端子部等から過渡的なサージ電圧や静電気が
デバイスに印加されても、これに対する破壊耐量を高め
ることが可能となる。
晶質Ｓｔは、単結晶Ｓｉと比べると多量の再結合中心を
含んでいるため、ＣＭＯ３の寄生サイリスクのゲイン和
が αＮＰＮ＋αＰＮＰ＜１ となり、ラッチアップの発生を完全に抑えることが可能
となる。さらに、多結晶Ｓｉ又は非晶質Ｓｉは熱伝導性
が良いので端子部等から過渡的なサージ電圧や静電気が
デバイスに印加されても、これに対する破壊耐量を高め
ることが可能となる。
次に、第５図を用いて、この実施例に係る半導体装置の
製造方法の一例を説明する。なお、以下の説明において
、（ａ）〜（ｅ）の各項目記号は、第５図の（ａ）〜（
ｅ）のそれぞれに対応する。また、同図（ｂ）及び同図
（ｄ）には、それぞれ縮小平面図も併せ示しである。
製造方法の一例を説明する。なお、以下の説明において
、（ａ）〜（ｅ）の各項目記号は、第５図の（ａ）〜（
ｅ）のそれぞれに対応する。また、同図（ｂ）及び同図
（ｄ）には、それぞれ縮小平面図も併せ示しである。
（ａ） （１，ＯＯ）面のｎ形Ｓｔ基板１を使用し、
ｐ形の島領域を作る所に予めｐ形拡散を施してから、島
予定領域をＳ ｉ０２−Ｓ ｉ３ Ｎ４−Ｓ ｉ。
ｐ形の島領域を作る所に予めｐ形拡散を施してから、島
予定領域をＳ ｉ０２−Ｓ ｉ３ Ｎ４−Ｓ ｉ。
２の多層絶縁膜１９でマスクする。
（ｂ） 反応性イオンエツチングにより、垂直の溝２
１を掘る。
１を掘る。
（Ｃ） 溝２１の側壁をヒドラジンやエチレンジアミ
ン等のアルカリ系異方性エツチング液を用いてエツチン
グし、各島領域となる部分を切出す。アルカリ系異方性
エツチング液でＳｉをエツチングすると（１１１）面で
著しくエッチレートか遅くなるので、（１１１）面が露
出したところでエツチングが止り、各島領域が適切に切
出される。
ン等のアルカリ系異方性エツチング液を用いてエツチン
グし、各島領域となる部分を切出す。アルカリ系異方性
エツチング液でＳｉをエツチングすると（１１１）面で
著しくエッチレートか遅くなるので、（１１１）面が露
出したところでエツチングが止り、各島領域が適切に切
出される。
（ｄ） ｐ形のドープド多結晶Ｓｉで、エツチングに
より拡大された溝の部分を埋める。次いて前記の溝２１
と直角方向（Ｘ方向）に溝２２を掘り、これを再びｐ形
のドープド多結晶Ｓｔで埋込み、各島領域２．３．４を
Ｓｉ基板１から完全に分離し、またその分離した間隙部
に埋込領域５．６を形成する。
より拡大された溝の部分を埋める。次いて前記の溝２１
と直角方向（Ｘ方向）に溝２２を掘り、これを再びｐ形
のドープド多結晶Ｓｔで埋込み、各島領域２．３．４を
Ｓｉ基板１から完全に分離し、またその分離した間隙部
に埋込領域５．６を形成する。
（ｅ） 埋込領域５．６部分の多結晶Ｓｉの表面を７
０００Ａ程度に厚く酸化して基板を完成する。
０００Ａ程度に厚く酸化して基板を完成する。
この後、各島領域２．３．４に公知のプロセスにより、
ｎＭＯ３，ｐＭＯ３及びバイポーラトランジスタ等の所
望のデバイスを形成する。
ｎＭＯ３，ｐＭＯ３及びバイポーラトランジスタ等の所
望のデバイスを形成する。
このように、この実施例の半導体装置は、エピタキシャ
ル成長法を用いずに、ｐ形、ｎ形の各島領域２．３．４
が形成される。
ル成長法を用いずに、ｐ形、ｎ形の各島領域２．３．４
が形成される。
次いで、第６図には、この発明の第２実施例を示す。同
図（ｂ）は同図（ａ）の１−１線断面図、同図（Ｃ）は
同図（ａ）の■−■線断面図である。
図（ｂ）は同図（ａ）の１−１線断面図、同図（Ｃ）は
同図（ａ）の■−■線断面図である。
なお、第６図及び後述の第７図において、前記第１図な
いし第４図における部材及び部位等と同一ないし均等の
ものは、前記と同一符号を以って示し重複した説明を省
略する。
いし第４図における部材及び部位等と同一ないし均等の
ものは、前記と同一符号を以って示し重複した説明を省
略する。
この実施例では、各島領域２０が５角柱状に形成されて
いる。島領域２０をこのような形状に形成すると、深さ
方向の有効面積が増して、厚さの必要なデバイスの形成
に極めて好都合となる。勿論、前述のＣＭＯＳ及びバイ
ポーラトランジスタも、この島領域２０内に形成するこ
とができる。
いる。島領域２０をこのような形状に形成すると、深さ
方向の有効面積が増して、厚さの必要なデバイスの形成
に極めて好都合となる。勿論、前述のＣＭＯＳ及びバイ
ポーラトランジスタも、この島領域２０内に形成するこ
とができる。
製造法としては、前記第５図（ｂ）に示した溝の形成途
中で一旦溝壁面にＳｉ３Ｎ４等の耐エツチング膜を被着
してからさらに溝を所要深さまで掘下げる。次いで、溝
底部の露出した側壁をアルカリ系異方性エツチング液で
エツチングすることにより、５角柱状の各島領域２０が
形成される。
中で一旦溝壁面にＳｉ３Ｎ４等の耐エツチング膜を被着
してからさらに溝を所要深さまで掘下げる。次いで、溝
底部の露出した側壁をアルカリ系異方性エツチング液で
エツチングすることにより、５角柱状の各島領域２０が
形成される。
第７図には、この発明の第３実施例を示す。同図（ｂ）
は同図（ａ）の１−１線断面図、同図（Ｃ）は同図（ａ
）の■−■線断面図である。
は同図（ａ）の１−１線断面図、同図（Ｃ）は同図（ａ
）の■−■線断面図である。
この実施例は、バルクのＣＭＯＳ （相補形Ｍ ｌ５Ｆ
ＥＴ）に適用されている。
ＥＴ）に適用されている。
そして、ｐチャネルのＭＩ ５ＦＥＴとしてのｐＭＯ３
１５の形成部がエツチングにより島領域２４として半導
体基板１から切出され、その島領域２４と半導体基板１
の領域との間にｎ形の埋込領域５．６が形成されている
。一方、ｎチャネルのＭＩＳＦＥＴとしてのｎＭＯ３１
１はｐウェル２５の表面部に形成されている。
１５の形成部がエツチングにより島領域２４として半導
体基板１から切出され、その島領域２４と半導体基板１
の領域との間にｎ形の埋込領域５．６が形成されている
。一方、ｎチャネルのＭＩＳＦＥＴとしてのｎＭＯ３１
１はｐウェル２５の表面部に形成されている。
この実施例のＣＭＯＳは上述のように構成されているの
で、多結晶Ｓｔ又は非晶質Ｓｔからなる埋込領域５．６
により、ｐＭＯｓ１５とｎ Ｍ ＯＳ１１との間にでき
るｐ＋ （１２）−ｎ （２４）−ｎ（５）、（６）−
ｎ （１） ｐ （２５）−ｎ“（７）の経路からな
る寄生サイリスクのゲインが落されてラッチアップの発
生が防止される。
で、多結晶Ｓｔ又は非晶質Ｓｔからなる埋込領域５．６
により、ｐＭＯｓ１５とｎ Ｍ ＯＳ１１との間にでき
るｐ＋ （１２）−ｎ （２４）−ｎ（５）、（６）−
ｎ （１） ｐ （２５）−ｎ“（７）の経路からな
る寄生サイリスクのゲインが落されてラッチアップの発
生が防止される。
上述のように、この実施例は、元来、自己分離形のＣＭ
ＯＳに適用したので、埋込領域５．６と島領域２４とは
同一導電形のｎ形でよい。また、ｐＭＯｓ１５の形成部
を島領域とすることに代えて、ｐウェル２５の部分を島
領域とし、その島領域と半導体基板１の領域との間にｐ
形の埋込領域を形成しても、上記と同様にラッチアップ
の発生を防止することができる。勿論、ｐＭＯ８１５の
形成部及びｐウェル２５の部分の両者を島領域とし、そ
の両島領域の周囲に埋込領域を形成してもよく、このと
きはラッチアップの発生を一層確実に防止することがで
きる。
ＯＳに適用したので、埋込領域５．６と島領域２４とは
同一導電形のｎ形でよい。また、ｐＭＯｓ１５の形成部
を島領域とすることに代えて、ｐウェル２５の部分を島
領域とし、その島領域と半導体基板１の領域との間にｐ
形の埋込領域を形成しても、上記と同様にラッチアップ
の発生を防止することができる。勿論、ｐＭＯ８１５の
形成部及びｐウェル２５の部分の両者を島領域とし、そ
の両島領域の周囲に埋込領域を形成してもよく、このと
きはラッチアップの発生を一層確実に防止することがで
きる。
なお、上述の各実施例において、Ｓｉ基板からの島領域
の切出しには異方性エツチングを用いたが、これに代え
て等方性エツチングを用いることもできる。
の切出しには異方性エツチングを用いたが、これに代え
て等方性エツチングを用いることもできる。
［発明の効果］
以上説明したように、第１の発明によれば、半導体基体
からエツチングにより切離して形成した島領域を多結晶
又は非晶質の半導体からなる埋込領域で取囲む構成とし
たため、エピタキシャル成長法を用いずに素子分離用の
島領域を形成することがてきる。また埋込領域を形成し
ている多結晶又は非晶質の半導体は多量の再結合中心を
含んでいるので島領域内の素子と半導体基体上の素子等
との間の寄生動作を抑えることができる。さらに多結晶
又は非晶質の半導体は放熱性がよいのでサージ電圧や静
電気による破壊耐量を高めることができる。
からエツチングにより切離して形成した島領域を多結晶
又は非晶質の半導体からなる埋込領域で取囲む構成とし
たため、エピタキシャル成長法を用いずに素子分離用の
島領域を形成することがてきる。また埋込領域を形成し
ている多結晶又は非晶質の半導体は多量の再結合中心を
含んでいるので島領域内の素子と半導体基体上の素子等
との間の寄生動作を抑えることができる。さらに多結晶
又は非晶質の半導体は放熱性がよいのでサージ電圧や静
電気による破壊耐量を高めることができる。
また、第２の発明によれば、相補形ＭＩＳＦＥＴにおい
て、第２導電チャネルのＭＩＳＦＥＴの形成部又は第１
導電チャネルのＭＩＳＦＥＴの形成された第２導電形ウ
ェルの少なくとも一方を半導体基体からエツチングによ
り切離して島領域とし、その島領域を多結晶又は非晶質
の半導体からなる埋込領域で取囲む構成としたため、相
補形ＭＩＳＦＥＴに特有の寄生サイリスクによるラッチ
アップの発生を抑えることができる。
て、第２導電チャネルのＭＩＳＦＥＴの形成部又は第１
導電チャネルのＭＩＳＦＥＴの形成された第２導電形ウ
ェルの少なくとも一方を半導体基体からエツチングによ
り切離して島領域とし、その島領域を多結晶又は非晶質
の半導体からなる埋込領域で取囲む構成としたため、相
補形ＭＩＳＦＥＴに特有の寄生サイリスクによるラッチ
アップの発生を抑えることができる。
第１図ないし第５図はこの発明に係る半導体装置の第１
実施例を示すもので、第１図は平面図、第２図は第１図
のＩ−１線断面図、第３図は第１図の■−■線断面図、
第４図は第１図の■−■線断面図、第５図は製造方法の
一例を示す工程図、第６図はこの発明の第２実施例を示
す図、第７図はこの発明の第３実施例を示す図、第８図
は半導体装置の第１の従来例を示す縦断面図、第９図は
第２の従来例を示す縦断面図、第１０図は第３の従来例
を示す縦断面図である。 １：Ｓｉ基板（半導体基体）、 ２．３．４．２４：島領域、 ５．６：埋込領域、 １１ ： ｎＭＯ５（ＭＩＳＦＥＴ）、１５ ： ｐＭ
Ｏ３（ＭＩＳＦＥＴ）、２５：ｐウェル。 代理人 弁理士 三 好 秀 和第１図 第２図 第３図 第４図 第５図（ａ） 第５図（ｂ） Ｍ５図（Ｃ） 第５図（ｄ ） 第５図（ｅ） 第７図（ａ） 第７図（ｂ） 第７図（Ｃ） 第８図 第９図（ａ） 第９図（ｂ）
実施例を示すもので、第１図は平面図、第２図は第１図
のＩ−１線断面図、第３図は第１図の■−■線断面図、
第４図は第１図の■−■線断面図、第５図は製造方法の
一例を示す工程図、第６図はこの発明の第２実施例を示
す図、第７図はこの発明の第３実施例を示す図、第８図
は半導体装置の第１の従来例を示す縦断面図、第９図は
第２の従来例を示す縦断面図、第１０図は第３の従来例
を示す縦断面図である。 １：Ｓｉ基板（半導体基体）、 ２．３．４．２４：島領域、 ５．６：埋込領域、 １１ ： ｎＭＯ５（ＭＩＳＦＥＴ）、１５ ： ｐＭ
Ｏ３（ＭＩＳＦＥＴ）、２５：ｐウェル。 代理人 弁理士 三 好 秀 和第１図 第２図 第３図 第４図 第５図（ａ） 第５図（ｂ） Ｍ５図（Ｃ） 第５図（ｄ ） 第５図（ｅ） 第７図（ａ） 第７図（ｂ） 第７図（Ｃ） 第８図 第９図（ａ） 第９図（ｂ）
Claims (3)
- （１）半導体基体の主面にエッチングにより当該半導体
基体から切離して形成された島領域と該島領域と前記半
導体基体領域との間に埋込まれた多結晶又は非晶質の半
導体からなる埋込領域とを有することを特徴とする半導
体装置。 - （２）前記埋込領域は、前記島領域又は半導体基体とは
逆の導電形であることを特徴とする請求項１記載の半導
体装置。 - （３）第１導電形の半導体基体の主面に形成された第２
導電チャネルのＭＩＳＦＥＴと、前記半導体基体の一部
に形成された第２導電形ウェルの表面部に形成された第
１導電チャネルのＭＩＳＦＥＴとからなる相補形ＭＩＳ
ＦＥＴにおいて、 前記第２導電チャネルのＭＩＳＦＥＴの形 成部又は前記第２導電形ウェルの少なくとも一方は前記
半導体基体からエッチングにより切離して島領域とし、
該島領域と前記半導体基体領域との間には多結晶又は非
晶質の半導体からなる埋込領域を形成してなることを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128641A JP2567472B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置 |
| DE4016695A DE4016695C2 (de) | 1989-05-24 | 1990-05-23 | Verfahren zum Bilden vergrabener Bereiche in einem Halbleitersubstrat |
| US07/762,264 US5212109A (en) | 1989-05-24 | 1991-09-20 | Method for forming PN junction isolation regions by forming buried regions of doped polycrystalline or amorphous semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128641A JP2567472B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02308548A true JPH02308548A (ja) | 1990-12-21 |
| JP2567472B2 JP2567472B2 (ja) | 1996-12-25 |
Family
ID=14989846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128641A Expired - Lifetime JP2567472B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2567472B2 (ja) |
| DE (1) | DE4016695C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310636A (ja) * | 1986-07-01 | 1988-01-18 | Nippon Zeon Co Ltd | 粒状ゴムの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912795B1 (ja) * | 1968-12-05 | 1974-03-27 | ||
| US3990102A (en) * | 1974-06-28 | 1976-11-02 | Hitachi, Ltd. | Semiconductor integrated circuits and method of manufacturing the same |
| JPS61184843A (ja) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | 複合半導体装置とその製造方法 |
| US4888300A (en) * | 1985-11-07 | 1989-12-19 | Fairchild Camera And Instrument Corporation | Submerged wall isolation of silicon islands |
| JP2757872B2 (ja) * | 1989-01-31 | 1998-05-25 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
1989
- 1989-05-24 JP JP1128641A patent/JP2567472B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-23 DE DE4016695A patent/DE4016695C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310636A (ja) * | 1986-07-01 | 1988-01-18 | Nippon Zeon Co Ltd | 粒状ゴムの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405454A (en) * | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4016695C2 (de) | 1994-05-05 |
| JP2567472B2 (ja) | 1996-12-25 |
| DE4016695A1 (de) | 1990-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100456526B1 (ko) | 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 | |
| US5502317A (en) | Silicon controlled rectifier and method for forming the same | |
| JP2974211B2 (ja) | Ｓｏｉ半導体デバイス | |
| KR100562539B1 (ko) | 벌크 씨모스 구조와 양립 가능한 에스오아이 구조 | |
| US7141484B2 (en) | Electrostatic discharge protection circuit of non-gated diode and fabrication method thereof | |
| JPH05129429A (ja) | 半導体装置およびその製造方法 | |
| JP3090081B2 (ja) | 半導体装置 | |
| KR100329895B1 (ko) | 디커플링 캐패시턴스 형성 방법 및 반도체 소자 | |
| JPH0652792B2 (ja) | 半導体装置 | |
| JPS5992548A (ja) | 半導体装置及びその製造方法 | |
| CN116525615B (zh) | 一种防止闩锁效应的方法 | |
| US5212109A (en) | Method for forming PN junction isolation regions by forming buried regions of doped polycrystalline or amorphous semiconductor | |
| JPH02308548A (ja) | 半導体装置 | |
| JPS5984572A (ja) | 半導体装置 | |
| EP0281032B1 (en) | Semiconductor device comprising a field effect transistor | |
| JPS61265859A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH01223769A (ja) | 半導体装置の製造方法 | |
| KR100290471B1 (ko) | 씨모스소자및그제조방법 | |
| KR100649813B1 (ko) | 반도체소자의제조방법 | |
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| KR100332473B1 (ko) | 반도체소자및그를이용한소자분리방법 | |
| JPS59200459A (ja) | 相補型半導体装置及びその製造方法 | |
| JPH01248555A (ja) | 半導体装置 | |
| CN106206565A (zh) | 二极管与二极管串电路 | |
| JPH0289358A (ja) | 相補型ｍｉｓ集積回路 |