JPH01223769A

JPH01223769A - 半導体装置の製造方法

Info

Publication number: JPH01223769A
Application number: JP63048763A
Authority: JP
Inventors: Yasuhisa Omura; 泰久大村; Akikazu Oono; 晃計大野; Satoshi Matsumoto; 聡松本; Sadao Nakajima; 定夫中嶋; Katsutoshi Izumi; 泉　勝俊
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-03-03
Filing date: 1988-03-03
Publication date: 1989-09-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、大電流、高電圧環境下で高信頼性。

高速度動作を行なう半導体装置およびその製造方法に関
するものである。

〔従来の技術〕

従来のこの種の半導体装置の一例を第３図に示す。第３
図において、１はｎ形の半導体基板、２は個別のトラン
ジスタを電気的に分離するための絶縁膜、３ａは大電流
用のトランジスタのゲート酸化膜、３ｂ、３ｅｆ′ｉ大
電流用トランジスタを制御するために混載されたトラン
ジスタのゲート酸化膜、４龜は大電流用のトランジスタ
のゲート電極、４ｂ、４ｅは大電流用トランジスタを制
御するために混載されたトランジスタのゲート電極、５
は大電流用ｎチャネル形トランジスタのｐ杉油性領域、
６はｎチャネル形トランジスタのｐ杉油性領域、了、８
は大電流用ｎチャネル形トランジスタのｎ形ソース領域
、９はｐチャネル形トランジスタのソース領域、１０は
ｐチャネル形トランジスタのドレイン領域、１１はｎチ
ャネル形トランジスタのソース領域、１２はｎチャネル
形トランジスタのドレイン領域、１３は犬１流用トラン
ジスタのドレイン領域、１４ａはｐチャネル形トランジ
スタのゲート電極保腹換、１４ｂはｎチャネル形トラン
ジスタのゲート電極保撞膜、１５は絶縁膜、１６は大を
流用トランジスタのソース電極、１１はｐチャネル形ト
ランジスタのソース電極、１８はｐチャネル形トランジ
スタのドレイン！ｆｆｌ、Ｉ９ハｎチャネル形トランジ
スタのンース４４．２０はｎチャネル形トランジスタの
ドレイン−１極である。

このように構成される半導体装置において、これまで、
犬を流用トランジスタは他のトランジスタと同じチップ
上に混載しないで製造されてさた。

これは、大電流用トランジスタの裏道方法と一般のトラ
ンジスタの製造方法がかけ離れていること、また大電流
用トランジスタ単体で足りるような用途が主流であった
からである。これに対して近年各種の民生用電気製品等
への適用が検討されはじめ、大電流用トランジスタを他
の一般的なトランジスタと混載することにより、高機能
な集積回路として組み込ませて応用方面を拡大する動き
がある。このような要求に応えるとすると、第３図の領
域Ａ、に示すように大電流用トランジスタに加えて領域
Ｂｌに示すような比較的微小寸法のトランジスタを同一
チップに混載することがます考えられる。しかしながら
、このように構成すると、ソース領域９→半導体基板１
→ｐ形活性領域５→ｎ形ンース領域８もしくはドレイン
領域１０→半導体基板１→Ｐ形活性領域６→ンース領域
１１といった方向にｐｎｐｎ接合構造の半導体装置が寄
生的に組み込まれることにより、外部からのトリガパル
スによｐｌいわゆるラッチアップ現象が生じる危険性が
ある。このラッチアップ現象は、電源を遮断しない限り
復旧できない性質のものなので、放置すれば上記端子系
列に異常な大電流が流れて半導体装置が破損もしくは焼
損することになる。

このような問題を解決したものとしては、トランジスタ
相互間を絶縁分離する手法が提案されている。その−例
を第４図に示す。第４図において、２１は多結晶半導体
を堆積して形成した基板、２２ｍ。

２２ｂはトランジスタ間？絶縁分離する絶縁膜、２３は
大電流用ｎチャネル形トランジスタのｐ杉油住層、２４
はｎチャネル形トランジスタのｐ杉油柱層、２５は大電
流用トランジスタの低不純物濃度ｎ形ドレイン領域、２
６はｐチャネル形トランジスタのｎ杉油性領域、２７は
大電流用トランジスタのドレイン領域、２８はトランジ
スタを横方向に電気的に分離する絶縁膜、２９ａ　、　
２９ｂ　、　２９ｅはトランジスタのゲート絶縁膜、３
０ａ　、　３０ｂ　、　３０ｃはトランジスタのゲート
電極、３１ａ　、　３１ｂ　、　３１ｃはトランジスタ
のゲート電極を保護する絶縁膜、３２．３３は大電流用
トランジスタのソース領域、３４はｎチャネル形トラン
ジスタのソース領域、３５はｎチャネル形トランジスタ
のドレイン領域、３６はｌヤネル形トランジスタのソー
ス領域、３７はｐチャネル形トランジスタのドレイン領
域、３８は電極間を電気的に分離する絶縁膜、３９は大
電流用のトランジスタのドレイン電極、４０は大電流用
トランジスタのソース電極、４１はｎチャネル形トラン
ジスタのソース電極、４２はｎチャネル形トランジスタ
のドレイ／電極、４３はｐチャネル形トランジスタのソ
ース電極、４４はｐチャネル形トランジスタのドレイン
電極である。

このように構成される半導体装置の製造方法を第５図＜
ａ）〜（ｊ）を用いて説明する。まず、同図（ａ）に示
すように例えば主表面の結晶方位が（１００）であるｐ
形の単結晶半導体基板４５の第一の主表面の一部Ｋｎ形
領域４６を形成する。次に同図（ｂ）に示すように前記
半導体基板の主表面上にｎ形単結晶半導体偵域４７ｉ形
成し、さらにこの半導体領域４７上に絶縁膜４８を形成
する。その後、同図（Ｃ）に示すようにこの絶縁膜４８
を所定の場所に所定の寸法でエツチングしてバタン４８
ａ　、　４８ｂを形成する。このとき、バタン４８ａは
その直下にｎ影領域４６を含むように配置し、他方のバ
タン４８ｂはｎ影領域を含まないように配置する。その
後、半導体領域４７．ｎ影領域４６．半導体基板４５の
方向に異方性エツチングして半導体基板４５とドレイン
領域２５との積層構成からなる島状領域と、活性領域２
６ａと半導体基板４５との積層構造および活性領域２６
ａ　、　２６ｂと半導体基板４５との積層構造の領域が
隣接する構成の島状領域とを形成する。次に同図（ｄ）
に示すようにバタン４９Ｂ、４８ｂを除去した後、バタ
ン４８ａの直下に形成された島状領域のみを絶縁膜４９
で覆い、半導体基板４５の第一の主面側にｎ形となる不
純物を選択的に拡散して大電流用トランジスタのドレイ
ン領域２７を形成する。次に同図（ｅ）に示すように絶
縁膜４９を除去した後に半導体基板４５の第一の主面側
に絶縁膜２２を形成し、引き続いてこの絶縁膜２２上Ｋ
例えば多結晶半導体層２１を所定の厚さに堆積する。次
に同図（ｆ）に示すように、前記半導体基板４５の第二
の主面を多結晶半導体層２１が現われるまで全面にわた
って研磨する。次に同図−）に示すように半導体基板４
５の第二の主面上に絶縁膜３８ａ　ｔ−形成するととも
に領域Ｂ２にｎチャネルトランジスタとｐチャネルトラ
ンジスタとをともに形成するためにトランジスタ間を電
気的に分離するための絶縁物２８を形成し、領域Ａ、に
大電流用トランジスタのドレイン電極を接続するｎ影領
域２７ａとｎ形ンース領域５０とを形成する。次に同図
（ｈ）に示すように領域Ｂ２のｎチャネル形トランジス
タ用ｐ杉油性領域２４の主表面上およびｐチャネル形ト
ランジスタのｎ杉油性領域２６の主表面上の絶縁物３８
ａの一部を除去して露出させ、また領域Ａ、の大電流用
トランジスタのンース領域５０上の絶縁物３８ａの一部
を除去し、かつソース領域５０から活性層２３およびド
レイン領域２５の一部に至る半導体領域をエツチングし
てゲート電極用の溝５１を形成する。その後、同図（１
）に示すように大成流用トランジスタのゲート絶縁膜２
９ａ　、　ｎチャネル形トランジスタのゲート絶縁膜２
９ｂおよびｐチャネル形トランジスタのゲート絶縁膜２
９Ｃを形成した後、それぞれゲート電極３０ａ。

３０ｂ　、　３０ｅを形成する。その後、同図（ｊ）に
示すようにゲート電極３０ａ　、　３０ｂ　、　３０ｃ
　Ｑ）露出表面に絶縁膜３１ａ　、　３１ｂ　、　３１
ｃをそれぞれ形成した後、ｎチャネル形トランジスタの
ソース領域３４．ドレイン領域３５およびｐチャネル形
トランジスタのソース領域３６．ドレイン領域３１を形
成し、絶縁膜３８ｂを半導体基板の第二の主面側に形成
し、その後、各トランジスタのンースおよびドレイン領
域上の一部をエツチングによりＷ出させ、電極３９．４
０，４１．４２，４３．４４をそれぞれ形成する。

このように第４図に示したような構成によれば、第３図
の構成の場合に問題となっていたソース領域３６−活性
領域２６−活性層２３−ソース領域３３という経路での
ラッチアップについては解決することができる。

〔発明が解決しようとする課題〕

しかしながら、上述した第４図の構成によると、ソース
領域３６−活性領域２６−活性層２４−ソース領域３４
０経路が存在するために完全な解決には至っていない。

この経路を絶つにはｎチャネル形トランジスタとｐチャ
ネル形トランジスタとを個別に半導体基板の島状領域に
閉じ込める必要がある。実際に使用されている小型トラ
ンジスタを個別に島状領域に構成する場合、島状領域の
面積を安易に大きくしないためには、第５図（Ｃ）の工
程において形成される島状領域の底面バタンを極力縮小
する必要がある。しかしながら、第５図（ｅ）から（ｆ
）に至る半導体基板４５を研磨する工程において、これ
までの技術では活性層２３．２４および領域２５．２６
．２７の厚さを半導体基板４５の全面にわたって均一に
約１０μｍ以下に制御することは不可能である。このた
め、半導体基板４５の異方性エツチングにより形成した
島状領域の表面寸法としては約２０μｍＸ２０μｍ以上
となり、集積回路の寸法が大幅に増加する結果となる。

さらに研磨工程が必要となるためにコストの増加につな
がるという問題があった。また、上述した構成では、大
ＴＪＬＫ用トランジスタのドレイン領域面積が第３図の
構成の場合と比べて狭く、ドレイン領域の寄生抵抗が極
めて大きくな９、使用できる電流の最大値が大幅に制限
されるという問題があった。

したがって本発明は、上述した従来の問題に鑑みてなさ
れたものであり、その目的は、同一半導体基板上に高耐
圧から低耐圧まで、また大電流用から小電流用までの各
種の電気特性を有する半導体装ｔｊＬ’を組み合わせて
高機能で信頼度の極めて高い半導体装置と提供するとと
もに厳しい外部環境からのトリガパルス、′０Ａ度変動
等に由来するラッチアップの危険性を除去できる半導体
装置の製造方法を提供することにある。

〔課題を解決するための手段〕

本発明による半導体装置は、各半導体装置が絶縁物によ
り個別に分版されて構成されている。

本発明による半導体装置の製造方法は、半導体基板の主
表面側から酸素もしくは窒素イオンを注入してこの半導
体基板の内部に埋め込み絶縁物層を形成した基板におい
て、主表面に露出した所定の半導体領域とこの半導体領
域直下の埋め込み絶縁物層とをともに除去し、埋め込み
絶縁層が除去された領域に大電流用もしくは高耐圧用ト
ランジスタを形成し、その他の領域に小電流用もしくは
低耐圧用トランジスタを形成するものである。

〔作用〕

本発明においては、製造開始時点で使用している高品位
の半導体基板そのものを大電流もしくは高耐圧トランジ
スタのドレイン領域として使用するので、トランジスタ
の特性を犠牲にすることはない。ま７ヒ、主表面胃の半
導体層を薄層化することにより、大電流もしくは高耐圧
トランジスタを制御するために混載された周辺のトラン
ジスタの高＃＆秋化および動作の高速化が図れる。さら
Ｋは周辺のトランジスタを個別に絶縁物層で分離するの
で、ラッチアップが除去される。

〔実施例〕

以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明による半導体装置の一実施例を示す断面
図である。同図において、５２は主面の結晶軸を（１０
０）とする半導体基板、５３は酸素のイオン注入によっ
て形成された絶縁膜、５４は主表面側の半導体層、５５
は大電流用ｎチャネル形トランジスタのｐ杉油柱層、５
６はｎチャネル形トランジスタのｐ杉油柱層、５ＴはＰ
チャネル形トランジスタのｎ杉油性領域、５８ａ　ｒ　
５８ｂ＋　５８ｃはトランジスタのゲート絶縁膜、５９
ａ　！　５９ｂ　、　５９ｃはトランジスタのゲート電
極、６０は大電流用トランジスタのドレイン領域、６１
は大電流用トランジスタのソース領域、６２ａ　、　６
２ｂ　、　６２ｃはトランジスタのゲート電極を保護す
る絶縁膜、６３はｎチャネル形トランジスタのソース１
Ｌ６４Ｕｎチヤネル形トランジスタのドレイン領域、６
５はＰチャネル形トランジスタのソース領Ｌ６６はｐチ
ャネル形トランジスタのドレイン領域、６７は電極間を
電気的に分離する絶縁膜、６８は大電流用トランジスタ
と他のトランジスタの間を横方向に電気的に分離する絶
縁物、６９は大電流用トランジスタのソース電極、７Ｇ
はｎチャネル形トランジスタのソース電極、７１はｎチ
ャネル形トランジスタのドレイン電極、７２はｐチャネ
ル形トランジスタのソース電極、７３はｐチャネル形ト
ランジスタのドレイン電極、７４はトランジスタの間を
横方向に電気的に分離する絶縁物層である。

第２図（ａ）〜（ｉ）は、第１図に示した半導体装置の
製造方法の一実施例を説明するための工程の断面−図で
ある。同図において、まず、同図（ａ）に示すように例
えばｎ形の単結晶半導体基板５２の第一の主表面側に半
導体層５４を残すべく酸素イオン注入を行なって絶縁層
５３を形成する。次に同図（ｂ）に示すように前記半導
体基板５２の主表面側の半導体層５４上に絶縁物層７４
を形成し、この絶縁物層Ｔ４の一部をエツチングして半
導体層５４を露出させ、残った絶縁物層７４をエツチン
グマスクとして露出した半導体基板５２を半導体層５４
から絶縁層５３および半導体基板５２に至る澤さ１でエ
ツチングして溝７５を形成する。その後、同図（Ｃ）に
示すように半導体基板５２の第一の主面側の溝Ｔ５の底
面に少なくとも半導体基板５２がエピタキシャル成長す
るように例えばｐ形半導体膜を堆積する。これによって
下地が半導体基板５２の部分には単結晶層５５が、下地
が絶縁物層７４の部分には多結晶層５５′がそれぞれ形
成される。

次に同図（（１）に示すように同図（Ｃ）の工程で堆積
した多結晶層５５のみを化学的なエツチング方法により
選択的に除去し、絶縁物層７４を除去した後に半導体基
板５２の第一の主面側を絶縁膜７６で覆い、引き続いて
この絶縁膜７６上に例えは絶縁物６８を堆積する。次に
同図（ｅ）に示すよりに絶縁物６８を半導体基板５２の
第一の主面側から均一にエツチングして絶縁膜７６を露
出させた後に半導体基板５２の第一の主面側の大電流用
トランジスタ領域のみにｎ形ンース領域６１を形成する
。次に同図（ｆ）に示すように領域Ｂ３Ｋｎチャネル形
トランジスタのｐ杉油性領域５６およびｐチャネル形ト
ランジスタのｎ杉油性領域５７を形成した後、領域Ｂ３
のｎチャネル形トランジスタのｐ杉活性領域５６の主表
面上およびｐチャネル形トランジスタのｎ杉油性領域５
Ｔの主表面上の絶縁膜Ｔ６の一部を除去して露出させ、
また、領域Ａ３の大電流用トランジスタのソース領域６
１上の絶縁膜７６の一部を除去しかつソース領域６１か
ら単結晶層５５および半導体基板５２の一部に至る半導
体領域をエツチングしてゲート電極用の溝７８ｔ−形成
する。また、領域Ｂ３にｎチャネル形トランジスタとｐ
チャネル形トランジスタとを電気的に分離する絶縁物層
７７ａ　、　７７ｂを形成する。その後、同図憧）に示
すように大電流用トランジスタのゲート絶縁膜５８ａ　
、　ｎチャネル形トランジスタのゲート絶縁膜５８ｂお
よびｐチャネル形トランジスタのゲート絶縁膜５８ｃを
形成した後、それぞれゲート電極５９ａ　、　５９ｂ　
、　５９ｃ　を形成する。その後、同図（６）に示すよ
うにゲート電極５９ａ　、　５９ｂ　、　５９ｃの露出
機面に絶縁膜６２ｍ　、　６２ｂ　、　６２ｃをそれぞ
れ形成した後、ｎチャネル形トランジスタおよびｐチャ
ネル形トランジスタのそれぞれにソース、ドレイン領域
６３，６４，６５．６６を形成する。その後、同図（ｉ
）に示すように各トランジスタ上の絶縁膜６γを形成し
、ンース、ドレイン領域６１，６３，６４゜６５．６６
上の一部をエツチングにより露出させ１電極６９，７０
，７１，７２．７３をそれぞれ形成して完成される。

このような構成および方法によれば、全てのトランジス
タが絶縁物により完全に電気的に分離され、ラッチアッ
プの危険性がなくなる。また、大電流用トランジスタの
ドレイン領域を第２の主面に配置できるので、ドレイン
の寄生抵抗を十分に低減させることができる。

なお、前述した第１図の構成において、単結晶半導体基
板５２の主表面の面方位を（１００）に限定させること
はない。面方位を（１００）とした場合、他の面方位を
選んだ場合と比較して領域Ｂ３の活性領域５６．５７の
主表面側の電子および正孔の移動度が最も大きく、領域
Ｂ３に形成されたトランジスタのゲートは主表面と異な
る面方位に位置し、電子の移動度は面方位（１００）の
場合と比較して小さくなるために大電流用トランジスタ
のオン抵抗は相対的に増加する。これに対して半導体基
板５２の主表面の面方位を（４ｏＯ）以外にすれば、領
域Ｂ３のトランジスタの電子および正孔の移動度は減少
するが、領域Ａ３のトランジスタの電子の移動度′ｔ−
最大とすることができるので、大電流用トランジスタの
オン抵抗を最小とすることができる。したがっていずれ
かを選択するかは半導体装置の使用目的に応じて決定す
べき問題であり、一義的に定まる問題ではない。

〔発明の効果〕

以上、説明したように本発明によれば、以下に示すよう
に多岐にわたる極めて優れた効果が得られる。すなわち
、（１）絶縁層の形成をイオン注入で行なうので、絶縁層
上に形成するトランジスタの活性領域厚さをある範囲内
で自在に制御でき、トランジスタの特性制御が可能とな
る。

（ＩＩ）　　大電流或は高耐圧トランジスタは、製造開
始時の高品質の半導体面上にエピタキシャル成長させた
半導体領域に製造するので、従来培われてきた技術をそ
のまま使用することができ、大電流もしくは高耐圧トラ
ンジスタの特性ｔ−犠性にすることがない。

（ｉｔｌ）　　ＭＩＳ　トランジスタ間を個別に完全絶
縁分離することが容易である。

１１Ｖ）　　厳しい外部環境からのトリガパルス、温度
変動等に由来するラッチアップの危険性から解放され、
この半導体装置を適用した装置の信頼度が飛躍的に向上
する。

（■）トランジスタを個別に絶縁分離する方法であるの
で、同一半導体基板上に高耐圧から低耐圧までの各種の
電気特性を有する半導体装置を任意に組み合わせること
ができ、設計の自由度が極めて高くなる。

【図面の簡単な説明】

第１図は本発明による半導体装置の一実施例を示す断面
図、第２図（ａ）〜（１）は本発明による半導体装置の
製造方法の一実施例を説明する工程の断面医、第３図お
よび第４図は従来の半導体装置を示す断面図、第５図（
＝）〜（ｊ）は従来の半導体装置の製造方法を説明する
工程の断面図である。以下、各部を詳細に説明する。５２・・・・主面の結晶軸を（１００）とする半導体基
板、５３・・φ・酸素のイオン注入によって形成された
絶縁膜、５４・・・・半導体層、５５・争・・大電流用
ｎチャネル形トランジスタのｐ杉油柱層、５６中・・・
ｎチャネル形トランジスタのｐ杉油柱層、５７・・・・
ｐチャネル形トランジスタのｎ杉油性領域、５８ａ　、
　５８ｂ　ｌ　５８ｃ・・・・トランジスタのゲート絶
縁膜、５９ａ　、　５９ｂ　。５８ｃ・・・・トランジスタのゲート電極、６０・・・
・大電流用トランジスタめドレイン領域、６１・・・・
大電流用トランジスタのソース領域、６２ａ　、　６２
ｂ　、　６２ｃ・・・・トランジスタのゲート電極を保
護する絶縁膜、６３・・・・ｎチャネル形トランジスタ
のソース領域、６４−・嗜・ｎチャネル形トランジスタ
のドレインａ域、ｓｓ・・―・ｐチャネル形トランジス
タのソース領域、６６・寺響・ｐチャネル形トランジス
タのドレイン領域、６７・・・・電極量分電気的に分離
する絶縁膜、６８・・・・大電流用トランジスタと他の
トランジスタの間を横方向に１！気的に分離する絶縁物
）ｆｔ、６９・・・・犬′１流用トランジスタのソース
電ｆｆｌ、７０−−−・ｎチャネル形トランジスタのソ
ース電柩、７１・・・・ｎチャネル形トランジスタのド
レイン電極、７２・・・・ｐチャネル形トランジスタの
ソース電極、７３・・・・ｐチャネル形トランジスタの
ドレイン電極、Ｔ４・・・・トランジスタの間を横方向
に電気的に分離する絶縁物層、Ｔ５・・・・溝、７６・
・・・絶縁膜、７７ｍ　、　７γｂ・・・・絶縁物層。特許出頭人　　日本電信電話株式会社

Claims

【特許請求の範囲】

（１）第一導電形を有する第一の半導体基板と、前記第
一の半導体基板の第一の主面上の一部の領域に形成され
た第一の絶縁層と、前記第一の絶縁層上の第一導電形の
半導体層と、前記第一導電形の半導体層の主表面近傍に
形成されたｐチャネル形ＭＩＳトランジスタおよびｎチ
ャネル形ＭＩＳトランジスタと、前記第一の半導体基板
の第一の主面上のうち第一の絶縁層の存在しない領域に
第一電極および第二電極を有しかつ該第一の半導体基板
の第二の主面に第三の電極を有するｎチャネル形ＭＩＳ
トランジスタとから構成されることを特徴とした半導体
装置。
（２）少なくとも一種類の導電形領域を有する第一の半
導体基板内へ酸素もしくは窒素をイオン注入して前記第
一の半導体基板の第一の主面側から所要の深さの位置に
第一の絶縁層を形成することにより前記第一の半導体基
板から前記第一の絶縁層と第一の半導体層とが膜に積層
される構成を有する第二の半導体基板を形成する工程と
、前記第二の半導体基板の少なくとも第一の主面側の一
部の領域において第一の半導体層から第一の絶縁層およ
び第一の絶縁層直下の第一の半導体基板の一部に至る選
択エッチング処理により前記第二の半導体基板の第一の
主面側の一部の領域が前記第一の半導体基板と同等層構
成からなる第三の半導体基板を形成する工程と、前記第
三の半導体基板の第一の主面側の少なくとも第一の半導
体領域の直上に第二の半導体層を形成することにより第
四の半導体基板を形成する工程と、前記第四の半導体基
板の第一の主面側において前記第一の絶縁層上の第一の
半導体層もしくは第一の半導体層を含む第一の絶縁層上
の半導体層の主表面近傍に第一の電極、第二の電極およ
び第三の電極を有するｐチャネル形ＭＩＳトランジスタ
およびｎチャネル形ＭＩＳトランジスタを形成する工程
と、前記第四の半導体基板の第一の主面側において第一
の半導体基板の直上に形成された第二の半導体層の主表
面に第一の電極および第二の電極を有し第四の半導体基
板の第二の主面側に第三の電極を有するｎチャネル形Ｍ
ＩＳトランジスタを形成する工程とを含むことを特徴と
した半導体装置の製造方法。