JPH02308634A - データ通信装置用ビットバッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ データ通信装置の受信部分に設けられ外部装置の送信デ
ータが人力されるビットバッファ回路に間し、 外部装置から受信したデータの継続的なエラー発生を確
実に防止しながら構成の簡素化及びコスト低減が可能と
なるデータ通信装置用ビットバッファ回路の提供′を目
的とし、 外部装置の送信データを該装置から供給されたクロック
によりラッチする第１ラッチ回路と、データ通信装置の
内部で得られたクロックにより第１ラッチ回路の出力を
ラッチする第２ラッチ回路と、データ通信装置の内部で
得られたクロックにより第２ラッチ回路の出力をラッチ
する第３ラッチ回路と、外部の装置から供給されたクロ
ックとデータ通信装置の内部で得られたクロックの立上
りタイミングを検出するクロックタイミング検出回路と
、第２ラッチ回路へ供給されるデータ通信装置の内部ク
ロックを両検出タイミングが接近する毎に反転するクロ
ック反転回路と、を有する、ことにより構成される。

［産業上の利用分野コ 本発明は、データ通信装置の受信部分に設けられ外部装
置の送信データが入力されるビットバッファ回路に間す
る。

データ端末装置、データ通信装置などからデータとその
タイミングクロックとが他のデータ通信装置に送信され
、送信側のタイミングクロックと同期した内部クロック
で送信データが受信側のデータ通−信装置に取り込まれ
る場合、この受信側のデータ通信装置においては、送信
側のタイミングクロックと内部クロックとの位相関係が
不定となるのて、両クロックの位相談差と位相変動を吸
収することが必要となる。

そこで、データ通信装置の受信部にこの種のビットバッ
ファ回路が設けられ、送信側のタイミングクロックから
内部クロックへ受信データを乗せ換えるバッフ７リング
が行われる。

［従来の技術］ 第５図に示された通信端末システムおいては、データ通
信装置４（ＤＣＥ）、により伝送路３を介して他システ
ムとデータ通信が行われており、そのデータ通信時には
データ端末装置２（ＤＴＥ）からデータ通信装置４へ送
信データＳＤが転送され、データ通信装置４からデータ
端末装置２へ受信データＲＤが転送される。

そしてデータ通信装置４からデータ端末装置２へ受信デ
ータＲＤとともにそのタイミングクロックＳＴ２が転送
され、また、データ端末装置２からデータ通信装置４へ
送信データＳＤとともにそのタイミングクロックＳＴＩ
が転送される。

このデータ通信装置４てはデータ端末装置２より送信さ
れたデータＳＤの受信部にビットバッファ回路が設けら
れており、第６図にその従来例が示されている。

第６図において、データ端末装置２の送信データＳＤは
、そのデータ端末装置２から供給されたクロックＳＴＩ
により、フリップフロップ１０でラッチされる。

さらに、フリップフロップ１０の出力ａ（受信データ）
はフリッププロップ１２でラッチされ、フリップフロッ
プ１２の出力はデータ通信装置４の内部クロックＳＴ２
によりフリップフロップ１４てラッチされる。

また、クロックＳＴ１．ＳＴ２はフリップフロップ６０
．６２に各々供給され、それらの出力す。

ＣはＮＡＮＤゲート６４及びゲート６８．　６．８８を
介し、クロックｄとしてフリップフロップ１２に供給さ
れる。

そして、クロックｄはフリップフロップ６０゜６２のリ
セ・ント入力にも供給される。

第７図では上記従来例の作用が説明されており、同図（
Ａ）、（Ｂ）のクロックＳＴ１．ＳＴ２が第６図のビッ
トバッファ回路に与えられると、このフリップフロップ
６０．６２では同図（Ｃ）。

（Ｄ）の出力す、　　ｃが各々得られる。

それらの出力す、ｃがＮＡＮＤゲート６４に与えられる
と、同図（Ｅ）に示されたクロックｄが得られる。

このクロックｄはクロックＳＴ１．ＳＴ２の中間位相と
なるタイミングで生成され、その結果、データＳＤはフ
リップフロップ１０からフリップフロップ１２へ、次い
でフリップフロップ１２からフリップフロップ１４へ、
順にバッファリングされ、フリップフロップ１４から回
路の外部へ送出される。　　′ ［発明が解決しようとする課題］ ここで、第７図（Ｅ）、　　（Ｆ）のようにクロックｄ
の立ち上がりとフリップフロップ１０の出力ａの変化点
とが一致した場合（システムの立ち上げ後のＳＴＩとＳ
ｒ１の位相間係により生じる）、フリップフロップ１２
のセットアツプタイム、ホールドタイムを確保できず、
このため、データエラーが発生し、そのデータエラーは
クロックＳＴ１、Ｓｒ１が同門しているので、継続して
発生する。

本発明は上記従来の事情に鑑みてなされたものであり、
その目的は、外部装置から受信したデータの継続的なエ
ラー発生を確実に防止でき、しかも、構成が簡素でコス
ト低減が可能となるデータ通信装置用のビットバッファ
回路を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明にかかる回路は第１
図のように構成されている。

同図において、外部装置２の送信データは該装置２から
供給されたクロッグにより第１ラッチ回路ＩＯでラッチ
される。

また、データ通信装置４の内部で得られたクロックによ
り第１ラッチ回路１０の出力は第２う・ソチ回路１２で
ラッチされる。

さらに、データ通信装置４の内部で得られたクロックに
より第２ラッチ回路１２の出力は第３ラッチ回路１２で
ラッチされる。

そして、外部の装置２から供給されたクロックとデータ
通信装置４の内部で得られたクロックの立上りタイミン
グがクロックタイミング検出回路１６で検出され、第２
ラッチ回路１２へ供給されるデータ通信装置４の内部ク
ロックは両検出タイミングが接近する毎にクロック反転
回路１８で反転される。

［作用］ 本発明では、外部の装置２から供給されたクロックとデ
ータ通信装置４の内部で得られたクロックの立上りタイ
ミングが接近する毎に、第２ラッチ回路１２へ供給され
るデータ通信装置４の内部クロックがクロック反転回路
１８で反転されるので、受信データの変化点と第２ラッ
チ回路１２へ供給されるデータ通信装置４の内部クロッ
ク立ち上がりタイミングとの一致が回避される。

［実施例］ 以下、図面に基づいて本発明にかかる回路の好適な実施
例を説明する。

第２図には実施例の構成が示されており、フリップフロ
ップ１０．１２．１４の方向にデータＳＤがバッファリ
ング時に転送される。

そしてフリップフロップ１０．１４にはクロックＳＴ１
．Ｓｒ１が各々供給され、フリップフロップ１２にはク
ロックＳＴ２がＥＯＲゲート２０を介して供給される。

さらに、フリップフロップ１２へ供給されるクロックＳ
Ｔ２は微分回路２２−１にも与えられ、微分回路２２−
１ではクロックＳＴ２の立上りタイミングが検出される
。

また、フリップフロップ１０へ供給されるクロックＳ　
Ｔ　Ｉ　Ｃ，を微分回路２２−２にも与えられ、微分回
路２２−２ではクロックＳＴＩの立上りタイミングが検
出される。

これら微分回路２２−１．２２−２の出力はＡＮＤゲー
ト２４に与えられ、したがって、両クロックＳＴ１．Ｓ
Ｔ２の立ち上がりタイミングが著しく接近したときに、
ＡＮＤゲート２４の出力が得られる。

そのＡＮＤ出力はブリップフロップ２６のクロック入力
に供給され、フリップフロップ２６の反転出力はそのデ
ータ人力に与えられる。

このため、フリップフロップ２６はクロック人力が与え
られる毎にトグル動作する。

さらにフリップフロップ２６の出力はＦＯＲゲート２０
に供給され、その結果、クロックＳＴＩ。

Ｓｒ１の立ち上がりタイミングが著しく接近したときに
のみ、フリップフロップ１２に供給されるクロックＳＴ
Ｉが反転される。

なお、フリップフロップ１２にはＥＯＲゲート２０を介
してクロックＳＴ２が供給され、フリップフロップ１４
にはそのクロックＳＴ２が直接供給されるので、フリッ
プフロップ１２の入力クロツク（クロックＳＴ２を正転
または反転したもの）は、ＥＯＲゲート２０を通過する
分だけ、フリップフロップ１４に対するクロックＳＴ２
より遅延する。

したがって、フリップフロップ１２にラッチされたデー
タＳＤはフリップフロップ１４へ確実に転送される。

また、第３図のように微分回路２２−１はゲート２８ａ
５，２８ｂ、２８ｃ、２８ｄで、微分回路２２−２はゲ
ー）３０ａ、、３０ｂ、３０ｃ。

３０ｄで、各々構成される。

第４図（Ａ）にはデータＳＤが、同図（Ｂ）にはクロッ
クＳＴＩが、同図（Ｃ）にはフリップフロップ１０の出
力が、同図（Ｄ）にはクロックＳＴ２が、同１ｍ　（Ｅ
）にはフリップフロップ２６の出力が、同図（Ｆ）には
ＦＯＲゲート２０の出力が、同図（Ｇ）には微分回路２
２−２の出力が、同図（Ｈ）には微分回路２２−１の出
力が、同図（Ｉ）にはＡＮＤ回路２４の出力が、同図（
Ｊ）にはフリップフロップ１２の出力が、同図（Ｋ）に
はブリップフロップ１４の出力が、各々示されている。

第４図（Ａ）のデータＳＤ、同図（Ｂ）のクロックＳＴ
Ｉがフリップフロップ１０にデータ端末装置２から与え
られ、フリップフロップ１０から同図＜ｃ＞のデータが
フリップフロップ１２に出力される。

その際に同図（Ｄ）で示されたデータ通信装置４の内部
クロックＳＴ２がＥＯＲゲート２０へ供給されており、
そのＥＯＲゲート２０に与えられるフリップフロップ２
６の出力は同１１ｆｆｌ（Ｅ）で示されるように”Ｌ”
レベルとなっている。

このため、ＥＯＲゲート２０から内部クロックＳＴ２が
そのまま同図（Ｆ）のように出力され、フリップフロッ
プ１２へ供給される。

そのフリップフロップ１２にはクロックＳＴ２がＥＯＲ
ゲート２０を介して供給されるので、このクロックＳＴ
２はフリップフロップ１４に供給されるものより遅延し
ている。

したがって、それらに同期してデータがフリップフロッ
プ１２．１４から同図（Ｊ）、（Ｋ）のように各々出力
され、バッファリングが正常に行われる。

また、このときにはＥＯＲゲート２０から出力されてい
たクロックＳＴ２とフリップフロップ１０へ供給されて
いたクロックＳＴＩとの立上り微分が微分回路２２−１
．２２−２で同図（Ｈ）。

（Ｇ）のように各々行われており、それらの微分出力が
同時にＡＮＤゲート２４へ与えられていないので、同図
＜ｘ＞のようにＡＮＤゲート２４の出力はｎ　Ｌ”のま
まとなる。

したがって、フリップフロップ２６の出力もＬ　Ｉ＋の
ままとなり、このため、フリップフロップ１２．１４に
各々供給されるクロックＳＴ２の位相はゲート遅延分だ
け常に異なり、その結果、フリップフロップ１０．１２
．１４で安定したバッファリングが継続される。

ここで、何等かの原因（特に電源投入）によりクロック
ＳＴＩとＳＴ２の立ち上がりが著しく接近すると、微分
回路２２−１．２２−２の出力が同［！！Ｉ（Ｇ）、（
Ｈ）のように重なる。

これによりＡＮＤゲート２４の入力条件が成立し、その
出力が同図（１）のように＋ｔ　Ｈ”レベルとなる。

したがフて、このＡＮＤゲート２４の出力が与えられる
と、フリップフロップ２６の出力が反転して同図（Ｅ）
で示されるように′Ｈ”レベルとなり、その状態は、再
びＡＮＤゲート２４から′Ｈ”レベルの出力が与えられ
るまで、自己保持される。

このため、以後においては、同図（Ｆ）のようにＥＯＲ
ゲート２０からフリップフロップ１２へ供給されるクロ
ックＳＴ２が半周期分シフトし、その結果、前述と同様
に安定したバッファリングが継続される。゛ 以上のように本実施例においては、データ端末装置２か
ら供給されたクロックＳＴＩとデータ通信装置４の内部
で得られたクロックＳＴ２の立上りタイミングが接近す
る毎に、フリップフロップ１２へ供給されるデータ通信
装置４の内部クロツりが反転されるので、データ端末装
置２から受信したデータＳＤの変化点とフリップフロッ
プ１２へ供給される内部クロックＳＴ２の立ち上がりタ
イミングとの一致が回避される。

したがって本実施例によれば、データ端末装置２から受
信したデータＳＤの継続的なエラー発生を確実に防止で
きる。

しかも、データエラーの発生防止に複雑な回路や特別な
集積回路は使用されず、汎用のゲート素子を組み合わせ
た極めて簡素な構成の回路が使用される。

その結果、外部人力のクロックＳＴＩと内部クロックＳ
Ｔ２がいかなる位相関係にあっても、安定したバッファ
リングを継続して行える信頼性の高いビットバッファ回
路を構成することが可能となる。

［発明の効果コ 以上説明したように本発明によれば、中間の第２ラッチ
回路に供給されるデータ通信装置の内部クロックがその
クロックと外部装置の送信クロックの立上りタイミング
が接近する毎に反転されるので、外部装置から受信した
データの変化点と第２ラッチ回路へ供給されるデータ通
信装置の内部クロック立ち上がりとのタイミング一致が
回避され、このため、外部装置から受信したデータの継
続的なエラー発生を確実に防止できる。

また、データエラーの発生防止に複雑な回路や特別な集
積回路が必要とされず、汎用素子を組み合わせるのみで
回路を構成できる。

このため、外部入力のクロックと内部クロックの位相間
係に影響を受けることなく、安定したバッファリングを
行える信頼性が高いビットバッファ回路を安価に提供す
ることが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図は実施例の構成説明図、 第３１１！！ｉは実施例における微分回路の構成説明図
、第４１１！！Ｉは実施例の作用説明図、第Ｓ図は通信
端末システムの構成説明図、第６図は従来例の構成説明
図、 第７図は従来例の作用説明図、 である。 ２・・・データ端末装置 ３・・・伝送路 ４・・・データ通信装置 １０．１２．１４・・・フリップフロップ２０・　・・
ＥＯＲゲート ２２−１．２２−２・争・微分回路 ２４・・・ＡＮＤゲート ２６・・・フリップフロップ 井桁貞−（，１゜ 内部クロ・ツク　　　・ １’ ＳＴ２ 従来例の構成説明図 第６図

Claims (1)

1. 【特許請求の範囲】 外部装置（２）の送信データを該装置（２）から供給さ
   れたクロックによりラッチする第１ラッチ回路（１０）
   と、 データ通信装置（４）の内部で得られたクロックにより
   第１ラッチ回路（１０）の出力をラッチする第２ラッチ
   回路（１２）と、 データ通信装置（４）の内部で得られたクロックにより
   第２ラッチ回路（１２）の出力をラッチする第３ラッチ
   回路（１４）と、 外部の装置装置（２）から供給されたクロックとデータ
   通信装置（４）の内部で得られたクロックの立上りタイ
   ミングを検出するクロックタイミング検出回路（１６）
   と、 第２ラッチ回路（１２）へ供給されるデータ通信装置（
   ４）の内部クロックを両検出タイミングが接近する毎に
   反転するクロック反転回路（１８）と、 を有する、ことを特徴とするデータ通信装置用ビットバ
   ッファ回路。